JP2006080484A - フラッシュメモリ素子の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板10上に形成したスクリーン酸化膜11とパッド窒化膜12をパターニングし、2層の膜の側壁にスペーサ14aを形成する。その後、前記半導体基板10に対して酸化工程を行い、露出する前記半導体基板10の上部と前記スペーサ14aの下部に表面酸化膜15を形成してトレンチエッチング工程を行い、前記半導体基板10にトレンチを形成する。前記トレンチが埋められるように素子分離膜用絶縁膜を形成し、前記パッド窒化膜12を除去し、前記スペーサ14aおよび前記スクリーン酸化膜11を除去すると共に、前記素子分離膜用絶縁膜の一部をエッチングして素子分離膜を形成した後、前記素子分離膜を含む全体の構造の上部に酸化工程を行い、トンネル酸化膜を形成する。
【選択図】図5
Description
11 スクリーン酸化膜
12 パッド窒化膜
13 フォトレジストパターン
14 窒化膜
14a スペーサ
15 表面酸化膜
16 トレンチ
17 ウォール酸化膜
18 窒化膜
18a 素子分離膜
19 トンネル酸化膜
20 ポリシリコン膜
Claims (10)
- (a)スクリーン酸化膜が形成された半導体基板を提供する段階と、
(b)前記スクリーン酸化膜の上にパッド窒化膜を形成する段階と、
(c)前記パッド窒化膜および前記スクリーン酸化膜をパターニングして前記半導体基板の一部を露出させる段階と、
(d)パターニングされた前記パッド窒化膜と前記スクリーン酸化膜の側壁にスペーサを形成する段階と、
(e)前記スペーサを介して露出する前記半導体基板に対して酸化工程を行うことにより、露出する前記半導体基板の上部と前記スペーサの下部に表面酸化膜を形成する段階と、
(f)前記スペーサをマスクとして用いたトレンチエッチング工程を行い、前記半導体基板にトレンチを形成する段階と、
(g)前記トレンチが埋められるように素子分離膜用絶縁膜を形成する段階と、
(h)前記パッド窒化膜を除去する段階と、
(i)前記スペーサおよび前記スクリーン酸化膜を除去すると共に、前記素子分離膜用絶縁膜の一部をエッチングして素子分離膜を形成する段階と、
(j)前記素子分離膜を含む全体の構造の上部に酸化工程を行い、トンネル酸化膜を形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。 - 前記表面酸化膜は、両側がバーズビーク状を持つように形成されることを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記表面酸化膜は、前記半導体基板の上部に形成される膜厚が、前記スペーサの下部に形成される膜厚よりも厚いことを特徴とする請求項1または2記載のフラッシュメモリ素子の製造方法。
- 前記バーズビークの幅が100Å〜200Åであることを特徴とする請求項2記載のフラッシュメモリ素子の製造方法。
- 前記表面酸化膜は、30Å〜200Åの厚さに形成されることを特徴とする請求項1または2記載のフラッシュメモリ素子の製造方法。
- 前記(f)段階と前記(g)段階との間には、前記トレンチの内側壁にウォール酸化膜を形成する段階をさらに含むことを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記スペーサは、絶縁膜からなることを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記絶縁膜は、DCS−HTO、TEOSおよびMS−HTOのいずれか一つであることを特徴とする請求項7記載のフラッシュメモリ素子の製造方法。
- 前記トンネル酸化膜は、50℃〜800℃の温度範囲内で湿式酸化工程を行った後、850℃〜1000℃の温度範囲内でインシチューにてN2Oアニール工程を行うことにより形成することを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記トンネル酸化膜は、2atomic%〜10atomic%程度の窒素を含むことを特徴とする請求項1または9記載のフラッシュメモリ素子の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040072497A KR100575343B1 (ko) | 2004-09-10 | 2004-09-10 | 플래시 메모리 소자의 제조방법 |
KR10-2004-0072497 | 2004-09-10 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006080484A true JP2006080484A (ja) | 2006-03-23 |
JP4992012B2 JP4992012B2 (ja) | 2012-08-08 |
Family
ID=36159655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005160326A Expired - Fee Related JP4992012B2 (ja) | 2004-09-10 | 2005-05-31 | フラッシュメモリ素子の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7691721B2 (ja) |
JP (1) | JP4992012B2 (ja) |
KR (1) | KR100575343B1 (ja) |
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2004
- 2004-09-10 KR KR1020040072497A patent/KR100575343B1/ko not_active IP Right Cessation
-
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- 2005-05-31 JP JP2005160326A patent/JP4992012B2/ja not_active Expired - Fee Related
- 2005-06-06 US US11/146,169 patent/US7691721B2/en not_active Expired - Fee Related
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US7691721B2 (en) | 2010-04-06 |
US20060057806A1 (en) | 2006-03-16 |
JP4992012B2 (ja) | 2012-08-08 |
KR100575343B1 (ko) | 2006-05-02 |
KR20060023692A (ko) | 2006-03-15 |
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