KR20050009490A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 트렌치의 측벽 및 저면을 산화시켜 트렌치를 형성하기 위한 식각 공정 시 발생된 식각 손상을 제거하면서 트렌치의 상부 및 하부 모서리를 둥글게 라운딩 처리하고, EPD(End Point Detection) 방식을 이용한 평탄화 식각(Planarization Etch) 공정으로 패드 질화막 상부의 절연 물질층만을 제거한 상태에서 화학적 기계적 연마 공정을 실시함으로써, 소자 분리막의 높이가 낮아지는 것을 방지하면서 소자 분리 영역과 활성 영역 사이에 형성되는 홈을 제거하여 화학적 기계적 연마 공정의 마진을 확보하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 소자 분리막의 가장 자리에 모우트가 발생되는 것을 방지하고, 평탄화 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
소자의 집적도가 높아짐에 따라, 소자 분리막 형성 시 버즈 빅(Bird's beak)이 발생되어 활성 영역이 좁아지는 LOCOS 공정의 문제점을 해결하기 위하여, STI(Shallow Trench Isolation) 공정으로 소자 분리막을 형성하고 있다.
STI 공정으로 트렌치를 형성하고 트렌치에 소자 분리막을 형성하면, 트렌치를 절연 물질로 매립하기가 쉽지 않으며, 트렌치의 상부 및 하부 모서리에 전계가 집중되어 소자의 특성이 저하되는 문제점이 있다. 또한, 트렌치를 절연 물질로 매립한 후 실시하는 화학적 기계적 연마 공정에 의해, 공정 단계가 복잡해지고 균일도가 저하되는 단점이 있다. 더욱이, 소자 분리 영역을 정의하기 위한 패드 질화막과 패드 산화막을 제거하는 과정에서 소자 분리막의 가장자리가 식각되어 모우트가 발생될 수 있다. 이러한 모우트에 의해 활성 영역의 가장 자리에서 게이트 산화막이 얇게 형성되어 소자의 전기적 특성이 저하되는 문제점이 발생될 수 있다.
한편, 트렌치를 매립하기 위하여 전체 상부에 절연 물질층을 형성하면, 절연 물질층이 트렌치로 매립되면서 소자 분리 영역과 활성 영역에는 단차가 발생된다.이로 인해, 활성 영역에 형성된 패드 질화막 패턴 상부의 절연 물질층을 제거하기 위하여 화학적 기계적 연마 공정을 실시하는 과정에서, 활성 영역에 잔류하는 절연 물질층(105)의 두께를 연마 목표 두께로 설정하여 화학적 기계적 연마 공정을 실시하면, 소자 분리 영역에 형성된 절연 물질층(트렌치에 형성된 절연 물질층)의 높이가 상대적으로 낮아져, 최종적으로 소자 분리막의 높이가 낮아지게 된다.
따라서, 이러한 문제점을 해결하기 위하여, 활성 영역인 패드 질화막 패턴 상부의 절연 물질층을 소정의 두께만큼 먼저 제거하여 소자 분리 영역과의 단차를 완화시킨다. 이러한 공정을 평탄화 식각(Planarization Etch) 공정이라 한다.
이러한 평탄화 식각 공정을 위해, 소자 분리 영역(트렌치) 상에 식각 마스크를 형성하는데, 소자 분리 영역과 활성 영역의 경계에는 트렌치에 의해 발생된 단차에 의해 절연 물질층의 표면이 경사지기 때문에, 절연 물질층의 경사면과 식각 마스크 사이에 홈이 발생된다. 이렇게 홈이 발생된 상태에서 평탄화 식각 공정으로 패드 질화막 패턴 상부의 절연 물질층을 소정의 두께만큼 제거하면, 절연 물질층의 평탄한 부분과 경사진 부분이 균일하게 식각되기 때문에, 절연 물질층의 경사면과 식각 마스크 사이에 홈이 그대로 잔류된다. 이러한 홈은, 평탄화 식각 공정 시 절연 물질층(105)을 과도하게 식각하면, 평탄화 공정이나 그 이후의 공정에서 반도체 기판에 손상을 발생시키는 원인이 된다.
한편, 평탄화 식각 공정의 경우, 패드 질화막 패턴 상에 절연 물질층을 소정의 두께만큼 잔류시켜야 하므로, 평탄화 식각 공정의 진행 시간을 정확하게 조절해야 한다. 하지만, 절연 물질층의 공정 조건에 따른 변화(예를 들면, 두께의 변화)에 의해 평탄화 식각 공정의 진행 시간을 조절하기가 쉽지 않다. 이로 인해, 평탄화 식각 공정을 정확하게 제어하기가 어렵고, 시간 조절을 잘못하면 반도체 기판에 손상이 발생될 수 있어 공정의 신뢰성 및 소자의 전기적 특성이 저하될 수 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 소자 분리막 형성 방법은 트렌치의 측벽 및 저면을 산화시켜 트렌치를 형성하기 위한 식각 공정 시 발생된 식각 손상을 제거하면서 트렌치의 상부 및 하부 모서리를 둥글게 라운딩 처리하고, EPD(End Point Detection) 방식을 이용한 평탄화 식각(Planarization Etch) 공정으로 패드 질화막 상부의 절연 물질층만을 제거한 상태에서 화학적 기계적 연마 공정을 실시함으로써, 소자 분리막의 높이가 낮아지는 것을 방지하면서 소자 분리 영역과 활성 영역 사이에 형성되는 홈을 제거하여 화학적 기계적 연마 공정의 마진을 확보하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판
102 : 패드 산화막 패턴
103 : 패드 질화막 패턴
104 : 실리콘층
105 : 산화막 스페이서
106 : 트렌치
107 : 산화막
108 : 절연 물질층
109 : 소자 분리막
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 소자 분리 영역이 개방되는 패드 산화막, 패드 질화막 및 실리콘층 패턴을 반도체 기판 상에 적층 구조로 형성하는 단계와, 소자 분리 영역에 트렌치를 형성하는 단계와, 트렌치의 측벽 및 저면을 산화시켜 상부 및 하부 모서리를 둥글게 라운딩처리하는 단계와, 트렌치가 매립되도록 전체 상부에 절연 물질층을 형성하는 단계와, 소자 분리영역 상에 식각 마스크를 형성하는 단계와, 패드 질화막 패턴 상부의 절연 물질층을 평탄화 식각 공정을 제거하는 단계와, 식각 마스크를 제거하는 단계, 및 화학적 기계적 연마 공정으로 전체 상부를 평탄화하는 단계를 포함한다.
상기에서, 트렌치를 형성하기 전에, 패드 산화막, 패드 질화막 및 실리콘층 패턴의 측벽에 산화막 스페이서를 형성하는 단계를 더 포함할 수 있다.
라운딩 처리하는 단계는, 습식 산화 공정을 실시한 후, 건식 산화 공정을 실시하는 2단계 산화 공정으로 진행하는 것이 바람직하다. 이때, 건식 산화 공정은 600℃ 내지 1000℃의 온도에서 실시되며, 트렌치의 측벽 및 저면을 50Å 내지 150Å의 두께만큼 산화시킬 수 있다. 한편, 습식 산화 공정은 900℃ 내지 1300℃의 온도에서 실시되며, 트렌치의 측벽 및 저면을 150Å 내지 400Å의 두께만큼 산화시킬 수 있다.
평탄화 식각 공정은 실리콘층 패턴의 실리콘 성분이 검출될 때까지 실시되는 식각 종료 시점 검출 방식으로 진행된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 산화막, 질화막 및 실리콘층을 순차적으로 형성한 후, 소자 분리 영역이 정의된 포토레지스트 패턴(106)을 이용한 식각 공정으로 소자 분리 영역 상의 실리콘층, 질화막 및 산화막을 제거한다. 이로써, 소자 분리 영역이 개방되는 패드 산화막 패턴(102), 패드 질화막 패턴(103) 및 실리콘층 패턴(104)이 적층 구조로 형성된다.
상기에서, 패드 산화막 패턴(102)은 50Å 내지 300Å의 두께로 형성할 수 있다. 패드 질화막(103)은 1000Å 내지 2000Å의 두께로 형성할 수 있다. 그리고, 실리콘층 패턴(104)은 저압 화학기상 증착법(Low Pressure Chemical Vapor Deposition; LP CVD)으로 비정질 실리콘을 증착하여 형성할 수 있으며, 200Å 내지 1000Å의 두께로 형성할 수 있다.
도 1b를 참조하면, 실리콘층 패턴(104), 패드 질화막 패턴(103) 및 패드 산화막 패턴(102)의 측벽에 산화막 스페이서(105)를 형성한다. 산화막 스페이서(105)는 전체 상부에 화학기상 증착법으로 산화막을 형성한 후, 에치 백(Etch back) 공정으로 소자 분리 영역의 산화막과 실리콘층 패턴(104) 상부의 산화막을 제거하여 형성할 수 있다. 이때, 산화막은 200Å 내지 800Å의 두께로 형성하는 것이 바람직하다.
산화막 스페이서(105)는 후속 공정에서 실시되는 열 산화 공정 시 버즈빅(Bird's beak)이 발생되면서 활성 영역으로 침범하여 활성 영역이 감소되는 것을 방지하기 위하여 형성한다.
도 1c를 참조하면, 트렌치 식각 공정으로 반도체 기판(101)의 소자 분리 영역을 소정의 깊이로 식각하여 트렌치(106)를 형성한다. 이때, 트렌치 식각 공정은 실리콘층 패턴(104)을 식각 방지막으로 사용하여 실시할 수 있다. 이러한, 트렌치 식각 공정은 500W 내지 1500W의 탑 파워와 20W 내지 300W의 바텀 파워를 인가하고 1mTorr 내지 50mTorr의 압력에서 N2/HBr/Cl2/O2가스를 사용하여 실시할 수 있다. 이때, N2의 공급 유량은 1sccm 내지 20sccm으로 설정하고, HBr의 공급 유량은 0sccm 내지 100sccm으로 설정하고, Cl2의 공급 유량은 10sccm 내지 1000sccm으로 설정하고, O2의 공급 유량은 1sccm 내지 200sccm으로 설정할 수 있다. 상기의 조건에서, 트렌치(106)를 2500Å 내지 4000Å의 깊이로 형성할 수 있다. 한편, HBr 가스와 Cl2가스의 공급 비율을 조절하여 트렌치(106)의 측벽이 60도 내지 90도로 경사지도록 형성하는 것이 바람직하다.
도 1d를 참조하면, 트렌치 식각 공정 시 발생된 식각 손상을 보상/완화하고,트렌치(106)의 상부 및 하부 모서리를 둥글게 라운딩 처리하기 위하여, 트렌치(106)의 측벽 및 저면을 산화시켜 산화막(107)을 형성한다.
이때, 산화 공정은 습식 산화 공정을 실시한 후, 건식 산화 공정을 실시하는 2단계 산화 공정으로 진행할 수 있다. 좀 더 구체적으로 예를 들어 설명하면, 600℃ 내지 1000℃의 온도에서 건식 산화 공정으로 50Å 내지 150Å의 두께만큼 산화시킨 후, 900℃ 내지 1300℃의 온도에서 습식 산화 공정으로 150Å 내지 400Å의 두께만큼 산화시켜 산화막(107)을 형성할 수 있다.
한편, 산화막(107)을 형성하는 과정에서 버즈 빅이 발생되지만 산화막 스페이서(105)에 의해 버즈 빅이 활성 영역으로 침범하는 것을 최대한 억제된다. 또한, 산화막 스페이서(105)의 두께만큼 소자 분리 영역을 감소시키고 활성 영역을 증가시킨 상태에서 산화 공정이 실시되므로, 활성 영역이 감소되는 것을 최대한 억제할 수 있다.
도 1e를 참조하면, 트렌치(105)가 완전히 매립되도록 전체 상부에 절연 물질층(108)을 형성한다. 절연 물질층(108)은 4000Å 내지 6000Å의 두께로 형성할 수 있다.
도 1f를 참조하면, 실리콘층 패턴(104) 상부의 절연 물질층을 제거하기 위하여 화학적 기계적 연마 공정을 실시해야 하는데, 절연 물질층(108)이 트렌치(105)로 매립되면서 소자 분리 영역과 활성 영역에는 단차가 발생된다. 이로 인해, 활성 영역에 잔류하는 절연 물질층(108)의 두께를 연마 목표 두께로 설정하여 화학적 기계적 연마 공정을 실시하면, 소자 분리 영역에 형성된 절연 물질층(트렌치에 형성된 절연 물질층)의 높이가 상대적으로 낮아져, 최종적으로 소자 분리막의 높이가 낮아지게 된다.
따라서, 이러한 문제점을 해결하기 위하여, 화학적 기계적 연마 공정을 실시하기 전에, 소자 분리 영역을 제외한 활성 영역에 형성된 절연 물질층을 먼저 제거하여 소자 분리 영역과의 단차를 완화시킨다. 이러한 공정을 평탄화 식각(Planarization Etch) 공정이라 한다.
이러한 평탄화 공정을 위해, 소자 분리 영역(트렌치) 상에 식각 마스크(도시되지 않음)를 형성한다. 이때, 식각 마스크는 포토레지스트 패턴으로 형성할 수 있으며, 트렌치(105)의 폭과 같거나 가장자리의 일부가 활성 영역과 중첩되도록 형성할 수 있다. 예를 들면, 활성 영역과 0.5um 이하로 중첩되도록 식각 마스크를 형성하는 것이 바람직하다.
한편, 소자 분리 영역과 활성 영역의 경계에는 트렌치(105)에 의해 발생된 단차에 의해 절연 물질층(108)의 표면이 경사진다. 이로 인해, 절연 물질층(108)의 경사면과 식각 마스크의 가장 자리 사이에 홈(Trench; 도시되지 않음)이 발생된다.
식각 마스크를 형성한 후, 후속 공정에서 실시할 화학적 기계적 연마 공정의 마진을 고려하여, 평탄화 식각 공정으로 활성 영역인 실리콘층 패턴(104) 상부의 절연 물질층을 완전히 제거한다. 이때, 평탄화 식각 공정은, 공정 시간을 조절하여 절연 물질층(108)을 일부 잔류시키던 종래와는 달리, 식각 종료 검출 방식인 EPD(End Point Detection) 방식으로 실리콘층 패턴(103)의 실리콘 성분이 검출될 때까지 평탄화 식각 공정을 진행하여 실리콘층 패턴(103) 상부의 절연 물질층을 완전히 제거한다.
상기의 방식으로 평탄화 식각 공정을 진행함으로써, 절연 물질층(108)을 형성하는 과정에서 발생되는 공정 변화를 고려하지 않고 평탄화 식각 공정을 진행할 수 있기 때문에, 보다 용이하게 평탄화 식각 공정을 실시할 수 있으며 공정의 신뢰성도 향상시킬 수 있다. 이후, 식각 마스크를 제거한다.
이로써, 절연 물질층(108)은 실리콘층 패턴(104)보다 높게 돌출된 형태로 소자 분리 영역에만 잔류된다.
도 1g를 참조하면, 화학적 기계적 연마 공정을 실시하여, 실리콘층 패턴(도 1f의 104)보다 높게 돌출된 절연 물질층(108)을 제거하면서, 전체 상부 표면을 평탄화한다. 이때, 화학적 기계적 연마 공정은 실리콘층 패턴(도 1f의 104)과 패드 질화막 패턴(103)의 일부가 제거되도록 과도하게 실시하여, 반도체 기판(101)의 표면보다 높게 돌출된 절연 물질층(108)의 높이를 조절한다.
도 1h를 참조하면, 패드 질화막 패턴(도 1g의 103) 및 패드 산화막 패턴(도 1g의 102)을 제거한다. 이로써, 소자 분리막(109)이 형성된다.
상술한 바와 같이, 본 발명은 트렌치의 측벽 및 저면을 산화시켜 트렌치를 형성하기 위한 식각 공정 시 발생된 식각 손상을 제거하면서 트렌치의 상부 및 하부 모서리를 둥글게 라운딩 처리하고, EPD(End Point Detection) 방식을 이용한 평탄화 식각(Planarization Etch) 공정으로 패드 질화막 상부의 절연 물질층만을 제거한 상태에서 화학적 기계적 연마 공정을 실시함으로써, 소자 분리막의 높이가 낮아지는 것을 방지하면서 소자 분리 영역과 활성 영역 사이에 형성되는 홈을 제거하여 화학적 기계적 연마 공정의 마진을 확보하고 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Claims (6)
- 소자 분리 영역이 개방되는 패드 산화막, 패드 질화막 및 실리콘층 패턴을 반도체 기판 상에 적층 구조로 형성하는 단계;상기 소자 분리 영역에 트렌치를 형성하는 단계;상기 트렌치의 측벽 및 저면을 산화시켜 상부 및 하부 모서리를 둥글게 라운딩처리하는 단계;상기 트렌치가 매립되도록 전체 상부에 절연 물질층을 형성하는 단계;상기 소자 분리 영역 상에 식각 마스크를 형성하는 단계;상기 패드 질화막 패턴 상부의 상기 절연 물질층을 평탄화 식각 공정을 제거하는 단계;상기 식각 마스크를 제거하는 단계; 및화학적 기계적 연마 공정으로 전체 상부를 평탄화하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 트렌치를 형성하기 전에,상기 패드 산화막, 상기 패드 질화막 및 상기 실리콘층 패턴의 측벽에 산화막 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서, 상기 라운딩 처리하는 단계는, 습식 산화 공정을 실시한 후, 건식 산화 공정을 실시하는 2단계 산화 공정으로 진행되는 반도체 소자의 소자 분리막 형성 방법.
- 제 3 항에 있어서,상기 건식 산화 공정은 600℃ 내지 1000℃의 온도에서 실시되며, 상기 트렌치의 측벽 및 저면을 50Å 내지 150Å의 두께만큼 산화시키는 반도체 소자의 소자 분리막 형성 방법.
- 제 3 항에 있어서,상기 습식 산화 공정은 900℃ 내지 1300℃의 온도에서 실시되며, 상기 트렌치의 측벽 및 저면을 150Å 내지 400Å의 두께만큼 산화시키는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 평탄화 식각 공정은 상기 실리콘층 패턴의 실리콘 성분이 검출될 때까지 실시되는 식각 종료 시점 검출 방식으로 진행되는 반도체 소자의 소자 분리막 형성 방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100575343B1 (ko) * | 2004-09-10 | 2006-05-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
-
2003
- 2003-07-16 KR KR1020030048823A patent/KR20050009490A/ko not_active Application Discontinuation
Cited By (2)
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| KR100575343B1 (ko) * | 2004-09-10 | 2006-05-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| US7691721B2 (en) | 2004-09-10 | 2010-04-06 | Hynix Semiconductor Inc. | Method for manufacturing flash memory device |
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