JP4497860B2 - 半導体素子の素子分離膜形成方法 - Google Patents

半導体素子の素子分離膜形成方法 Download PDF

Info

Publication number
JP4497860B2
JP4497860B2 JP2003208845A JP2003208845A JP4497860B2 JP 4497860 B2 JP4497860 B2 JP 4497860B2 JP 2003208845 A JP2003208845 A JP 2003208845A JP 2003208845 A JP2003208845 A JP 2003208845A JP 4497860 B2 JP4497860 B2 JP 4497860B2
Authority
JP
Japan
Prior art keywords
film
element isolation
etching
forming
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003208845A
Other languages
English (en)
Other versions
JP2004153236A (ja
Inventor
源 權 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MagnaChip Semiconductor Ltd
Original Assignee
MagnaChip Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR10-2002-0065754A external-priority patent/KR100444608B1/ko
Priority claimed from KR10-2002-0065753A external-priority patent/KR100473736B1/ko
Priority claimed from KR10-2002-0084281A external-priority patent/KR100455094B1/ko
Application filed by MagnaChip Semiconductor Ltd filed Critical MagnaChip Semiconductor Ltd
Publication of JP2004153236A publication Critical patent/JP2004153236A/ja
Application granted granted Critical
Publication of JP4497860B2 publication Critical patent/JP4497860B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子の素子分離膜形成方法に係り、ＳＴＩ(Shallow Trench Isolation)工程で形成された素子分離膜の上部コーナーにモウト(moat)が発生し、電界が集中することを防止することが可能な半導体素子の素子分離膜形成方法に関する。
【０００２】
【従来の技術】
一般に、半導体基板は、トランジスタを含んだ各種の半導体素子が形成される活性領域(Active region)と、半導体素子を電気的に隔離させるために素子分離膜が形成される素子分離領域(Isolation region)とに区分される。
【０００３】
素子分離膜を形成する工程には、ＬＯＣＯＳ(Local Oxidation)工程、ＰＢＬ(Poly Buffered LOCOS)工程及びＳＴＩ工程がある。ＬＯＣＯＳ工程は、パッド酸化膜とパッド窒化膜を順次形成し、エッチング工程で素子分離領域の基板を露出させた後、酸化工程で基板の露出した領域を酸化させて素子分離膜を形成する工程である。ＰＢＬ工程はＬＯＣＯＳ工程のパッド酸化膜とパッド窒化膜との間にポリシリコン膜を介在させてバッファの役割を行わせる工程である。ＳＴＩ工程はパッド酸化膜とパッド窒化膜を順次形成し、エッチング工程で素子分離領域の基板を露出させた後、基板の露出領域をエッチングしてトレンチを形成し、絶縁物質でトレンチを埋め込んで素子分離膜を形成する工程である。
【０００４】
前記において、ＬＯＣＯＳ工程は、長時間の高温酸化工程で行われるので、基板に注入されたチャネル阻止イオンが側面に拡散し、バーズビーク（Ｂｉｒｄ’ｓ ｂｅａｋ）が発生して素子の電気的特性を低下させるという問題点が発生する。従って、０．２５μｍ以下の製造工程ではＬＯＣＯＳ工程を適用して素子分離膜を形成するのに限界がある。
【０００５】
このようなＬＯＣＯＳ工程の問題点を解決するために、０．２５μｍ以下の製造工程ではＳＴＩ工程によって素子分離膜を形成する。ＳＴＩ工程で素子分離膜を形成する場合、バースビークが発生せず、素子分離特性に優れるという長所がある。ところが、ＳＴＩ工程で素子分離膜を形成する場合には、上部コーナー（Ｔｏｐｃｏｒｎｅｒ）と下部コーナー（Ｂｏｔｔｏｍ ｃｏｒｎｅｒ）に電界が集中して素子の電気的特性が低下するという問題点があり、デザインルールの減少によってトレンチを絶縁物質で埋め込むことが難しい。また、トレンチを絶縁物質で埋め込むために、全体上部に絶縁物質層を形成した後には、トレンチのみに絶縁物質を残留させるために、例えばＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程のような平坦化工程を行わなければならず、これにより素子分離膜の上部コーナーにモウトが発生してハンプ（Ｈｕｍｐ）特性に劣悪になり、基板表面の均一度も低下するという問題点がある。
【０００６】
本発明に関連する先行技術についての情報としては、米国特許登録第6,413,828号があり、また、“IEEE／SEMI Advanced Semiconductor Manufacturing Conference”において、２００２年Ｃ．Ｈ．Ｌｉ等が“Ａ Robust Shallow Trench Isolation(STI) With SiN Pull−Back Process for Advanced DRAM Technology”という論文(ページ：21−26)を発表した。
【０００７】
【発明が解決しようとする課題】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、トレンチの形成過程でトレンチの上部コーナーに二重傾斜角を形成して電界の集中及びモウトの発生を防止することにより、工程の信頼性及び素子の電気的特性を向上させることが可能な半導体素子の素子分離膜形成方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板上に、素子分離領域が定義されたパッド酸化膜及びシリコン含有フォトレジストパターンを積層構造で形成する段階と、前記素子分離領域の縁部にエッチング副産物が形成されるようにオーバーエッチングによって前記素子分離領域の中央部分の前記半導体基板をエッチングし、素子分離領域の縁部にエッチング傾斜面を形成する段階と、前記素子分離領域の中央部分にトレンチを形成する段階と、前記素子分離膜の縁部の前記フォトレジストパターンの表面を酸化させて表面酸化膜を形成する段階と、前記トレンチ及び前記表面酸化膜の全体上部に絶縁膜を形成してトレンチを埋め込む段階と、前記フォトレジストパターンが露出されるように平坦化工程を施した後、前記フォトレジストパターン及び前記パッド酸化膜を除去する段階と、を含むことを特徴とする半導体素子の素子分離膜形成方法を提供する。
【００１１】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施例を説明する。
【００１２】
図１〜図３は本発明の実施例に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【００１３】
図１ａを参照すると、半導体基板１０１上にパッド酸化膜１０２及びフォトレジスト膜１０３を順次形成する。この際、フォトレジスト膜１０３は、シリコンが７〜５０％程度含有されたフォトレジストを用いて３０００〜１００００Åの厚さに形成する。
【００１４】
図１ｂを参照すると、露光及び現像工程で素子分離領域のフォトレジストを除去して、素子分離領域が定義されたフォトレジストパターン１０３を形成する。フォトレジストパターン１０３が形成されると、フォトレジストが除去されて露出したパッド酸化膜１０２をドライエッチング工程で除去して素子分離領域の半導体基板１０１の表面を露出させる。
【００１５】
その後、露出した半導体基板１０１の縁部にポリマー（図示せず）が積もるように、オーバーエッチングによって素子分離領域の縁部より中央部分をさらに多くエッチングすることで、縁部の基板１０１にエッチング傾斜面１０４（第１の傾斜面）を発生させる。この際、素子分離領域の縁部に形成されるエッチング傾斜面１０４の幅と傾斜角は素子の集積度を考慮して調節することができ、好ましくはエッチング傾斜面１０４の幅は０．０２μｍ〜０．０７μｍにし、傾斜角は２０〜５０°にする。
【００１６】
このようなオーバーエッチングは、ＣＨＦ３ガス、ＣＦ４ガス又はこれらの混合ガスをエッチングガスとして用いるが、ＣＨＦ３の供給流量は５０〜７０ｓｃｃｍであり、ＣＦ４の供給流量は３０〜５０ｓｃｃｍである。この際、キャリアガスとして１０００〜２０００ｓｃｃｍのＡｒガスがともに供給される。一方、オーバーエッチング工程は５００ｍＴｏｒｒ〜２５００ｍＴｏｒｒの圧力と６００〜２０００Ｗのパワーを印加した状態で５秒〜３０秒間素子分離領域の中央部分が５０〜４００Å程度エッチングされるように行う。
【００１７】
図１ｃを参照すると、素子分離領域の半導体基板１０１を所定の深さだけエッチングしてトレンチ１０５を形成する。この際、図１ｂにおいてオーバーエッチングの際に素子分離領域の縁部（エッチング傾斜面）１０４に積もったポリマー（図示せず）がエッチング防止膜の役割を行うため、素子分離領域の縁部は、エッチングされず、エッチング傾斜面１０４の形態がそのまま維持される。従って、素子分離領域の中央部分のみがエッチングされてトレンチ１０５が素子分離領域の中央部分に形成され、これによりトレンチ１０５の上部コーナーは図１ｂにおいてオーバーエッチングで形成されたエッチング傾斜面によってラウンド状になる。上部のエッチング傾斜面１０４（第１傾斜面）と、これより角度が大きいトレンチ１０５壁面の傾斜面（第２傾斜面）とにより二重傾斜角が形成される。
【００１８】
この際、トレンチ１０５を形成するためのエッチング工程は、ＨＢｒガス及びＣｌ２ガスを用いて２５００〜４０００Åの深さにトレンチ１０５を形成し、半導体基板１０１の表面を基準としてトレンチ１０５の側壁の傾斜角が７０〜９０°となるように行う。ここで、ＨＢｒガスの供給流量は１００〜１５０ｓｃｃｍに調節し、Ｃｌ２ガスの供給流量は３５〜７０ｓｃｃｍに調節する。
【００１９】
トレンチ１０５を形成した後には、ＡＴＣ(After Treatment Chamber)処理を３０秒〜１分間行い、トレンチ１０５の側壁及び底面に発生したエッチング損傷を補完する。
【００２０】
図２ａを参照すると、シリコン成分が含まれたフォトレジストパターン１０３の表面を酸化させて表面酸化膜１０３ａを形成する。この際、表面酸化膜１０３ａはＯ２プラズマ処理でフォトレジストパターン１０３の表面を酸化させて形成することができる。ここで、Ｏ２プラズマ処理を行う方法には、５０〜２００℃の温度でＯ２アッシング(Ashing)を行う方法、或いはＯ２イオン注入工程を行う方法などがある。
【００２１】
図２ｂを参照すると、トレンチ１０５が完全に埋め込まれるように全体上部に絶縁膜１０６を形成する。この際、絶縁膜１０６はフォトレジストパターン１０３に影響を与えないように低温酸化膜で形成することができる。低温酸化膜は５０〜３００℃で形成する。一方、絶縁物質層１０６の厚さは後続工程で行われるＣＭＰ工程のマージンを考慮して決定することができる。
【００２２】
図２ｃを参照すると、ＣＭＰのような平坦化工程を行い、フォトレジストパターン１０３が露出するまで絶縁物質層（図１ｅの１０６）の上部を所定の厚さだけ除去する。これにより、絶縁物質層がトレンチに残留して、絶縁物質層からなる素子分離膜１０７が形成される。この際、残留するフォトレジストパターン１０３の高さが、半導体基板１０１の表面より高く突出した素子分離膜１０７の高さを決定するので、平坦化工程はこれを考慮して行う。
【００２３】
図３ａを参照すると、フォトレジストパターン（図１ｆの１０３）をアッシング処理で除去する。一方、フォトレジストパターンの下部のパッド酸化膜（図１ｆの１０２）は前洗浄工程によって除去される。これにより、素子分離膜１０７が形成される。
【００２４】
図３ｂを参照すると、素子分離膜１０７が形成された後、後続工程のエッチング及び洗浄工程によって素子分離膜の両側コーナー部分がエッチングされても、前記の工程で素子分離膜１０７を形成する場合には、モウトが発生しないことが分かる。
【００２５】
図４〜図６は本発明の他の実施例に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【００２６】
図４を参照すると、半導体基板２０１上にパッド酸化膜２０２、非晶質シリコン膜２０３、反射防止膜２０４及びフォトレジスト膜２０５を順次形成する。前記において、パッド酸化膜２０２は５０〜２００Åの厚さに形成し、非晶質シリコン膜２０３は１０００〜３０００Åの厚さに形成し、反射防止膜２０４は５００〜８００Åの厚さに形成し、フォトレジスト膜２０５は３０００〜１００００Åの厚さに形成する。この際、非晶質シリコン膜２０３は４００〜６００℃の温度でＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法によって形成する。
【００２７】
図４ｂを参照すると、露光及び現像工程で素子分離領域のフォトレジスト膜と反射防止膜２０４を除去して、素子分離領域の定義されたフォトレジストパターン２０５と反射防止膜２０４を形成する。フォトレジストパターン２０５が形成されると、フォトレジスト膜及び反射防止膜が除去されて露出した非晶質シリコン膜２０３及びパッド酸化膜２０２をドライエッチング工程で除去して素子分離領域の半導体基板２０１の表面を露出させる。
【００２８】
その後、露出した半導体基板２０１の縁部にポリマー（図示せず）が積もるようにオーバーエッチングによって素子分離領域の縁部より中央部分をさらに多くエッチングし、縁部の基板２０１にエッチング傾斜面２０６を発生させる。この際、素子分離領域の縁部に形成されるエッチング傾斜面２０６の幅と傾斜角は素子の集積度を考慮して調節することができ、好ましくはエッチング傾斜面２０６の幅は０．０２μｍ〜０．０７μｍにし、傾斜角は２０〜５０°にする。
【００２９】
このようなオーバーエッチングは、ＣＨＦ３ガス、ＣＦ４ガス又はこれらの混合ガスをエッチングガスとして用いるが、ＣＨＦ３の供給流量は５０〜７０ｓｃｃｍであり、ＣＦ４の供給流量は３０〜５０ｓｃｃｍである。この際、キャリアガスとして１０００〜２０００ｓｃｃｍのＡｒガスがともに供給される。一方、オーバーエッチング工程は５００ｍＴｏｒｒ〜２５００ｍＴｏｒｒの圧力と６００〜２０００Ｗのパワーを印加した状態で５秒〜３０秒間行い、素子分離領域の中央部分が５０〜４００Å程度エッチングされるようにする。
【００３０】
図４ｃを参照すると、素子分離領域の半導体基板２０１を所定の深さだけエッチングしてトレンチ２０７を形成する。この際、図２ｂにおいてオーバーエッチングの際に素子分離領域の縁部（エッチング傾斜面）２０６に積もったポリマー（図示せず）がエッチング防止膜の役割を行うため、素子分離領域の縁部は、エッチングされず、エッチング傾斜面２０６の形態がそのまま維持される。したがって、素子分離領域の中央部分のみがエッチングされてトレンチ２０７が素子分離領域の中央部分に形成され、これによりトレンチ２０７の上部コーナーは図２ｂでオーバーエッチングで形成されたエッチング傾斜面によりラウンド状になる。
【００３１】
この際、トレンチ２０７を形成するためのエッチング工程は、圧力５ｍＴｏｒｒ〜３０ｍＴｏｒｒに調節し、３５０〜５５０Ｗのトップパワーと１００〜３００Ｗのボトムパワーを印加した状態で、Ｎ２ガス、Ｏ２ガス、ＨＢｒガス及びＣｌ２ガスを用いて２５００〜４０００Åの深さにトレンチ２０７を形成し、半導体基板２０１の表面を基準としてトレンチ２０７の側壁の傾斜角が７０〜９０°となるように行う。エッチング工程でＮ２ガスの供給流量は５〜２０ｓｃｃｍに調節し、ＨＢｒガスの供給流量は１００〜１５０ｓｃｃｍに調節し、Ｃｌ２ガスの供給流量は３５〜７０ｓｃｃｍに調節し、Ｏ２ガスの供給流量は２〜２０ｓｃｃｍに調節する。
【００３２】
トレンチ２０７を形成した後には、ＡＴＣ(After Treatment Chamber)処理を３０秒〜１分間行い、トレンチ２０７の側壁及び底面に発生したエッチング損傷を補完する。
【００３３】
図５ａを参照すると、トレンチ２０７を形成した後、フォトレジストパターン（図２ｃの２０５）及び反射防止膜（図２ｃの２０４）を除去する。これにより、非晶質シリコン層２０３が露出される。
【００３４】
図５ｂを参照すると、酸化工程でトレンチ２０７の側面及び底面を酸化させて表面酸化膜２０８ａを形成する。この際、酸化工程は９００〜１２００℃の温度で酸素雰囲気のドライ酸化工程で５０〜２００Åの表面酸化膜２０８ａが形成されるように行う。酸化工程でトレンチ２０７の側面及び底面に表面酸化膜２０８ａを形成することにより、トレンチ２０７を形成する過程で発生したエッチング損傷が緩和し、トレンチ２０７の上部コーナーと底面コーナーがより丸く形成される。
【００３５】
トレンチ２０７の表面に表面酸化膜２０８ａを形成した後には、非晶質シリコン層２０３の表面を酸化させて表面酸化膜２０８ｂを形成する。この際、表面酸化膜２０８ｂはＯ２プラズマ処理で非晶質シリコン層２０３の表面を酸化させて形成することができる。ここで、Ｏ２プラズマ処理を行う方法には、５０〜２００℃の温度でＯ２アッシングを行う方法、或いはＯ２イオン注入工程を用いる方法などがある。
【００３６】
図５ｃを参照すると、トレンチ２０７が完全に埋め込まれるように全体上部に絶縁膜２０９を形成する。この際、絶縁膜２０９の厚さは後続の工程で行われるＣＭＰ工程のマージンを考慮して決定し、好ましくは４０００〜６０００Åにする。
【００３７】
図６ａを参照すると、ＣＭＰのような平坦化工程を行い、非晶質シリコン層２０３が露出するまで絶縁物質層（図５ｃの２０９）の上部を所定の厚さだけ除去する。これにより、絶縁物質層がトレンチに残留して、絶縁物質層からなる素子分離膜２１０が形成される。この際、残留する非晶質シリコン層２０３の高さが、半導体基板２０１の表面より高く突出した素子分離膜２１０の高さを決定するので、平坦化工程はこれを考慮して行う。
【００３８】
図６ｂを参照すると、非晶質シリコン層（図５ｃの２０３）及びパッド酸化膜（図５ｃの２０２）を洗浄工程で除去する。これにより、素子分離膜２１０のみが残留する。
【００３９】
図６ｃを参照すると、素子分離膜２１０が形成された後、後続工程のエッチング及び洗浄工程によって素子分離膜の両側のコーナー部分がエッチングされても、前記の工程で素子分離膜２１０を形成する場合には、モウトが発生しないことが分かる。
【００４０】
図７〜図８は本発明のさらに他の実施例に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【００４１】
図７ａを参照すると、半導体基板３０１上にパッド酸化膜３０２、非晶質シリコン膜３０３及びハードマスク膜３０４を形成する。
【００４２】
具体的に、Ｈ２ＯとＨＦの混合割合が５０：１のＤＨＦ(Dilute HF)とＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２ＯからなるＳＣ−１(Standard Cleaning-1)とを用いて、或いはＮＨ４ＦとＨＦの混合割合が１００：１〜３００：１のＢＯＥ(Buffered Oxide Etch)とＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２ＯからなるＳＣ−１とを用いて前処理洗浄工程を行う。洗浄工程の後、パッド酸化膜３０２をドライ又はウェット酸化方式で５０〜２００Åの厚さに形成し、パッド酸化膜３０２の蒸着後９００〜９１０℃の温度でＮ２を用いて２０〜３０分間熱処理工程を行うことにより、パッド酸化膜３０２と半導体基板３０１との界面の欠陥密度を最小化することもできる。
【００４３】
パッド酸化膜３０２上に４００〜６００℃の温度と０.１〜３.０ｔｏｒｒの圧力下でＣＶＤ(Chemical Vapor Deposition)法、ＬＰＣＶＤ(Low Pressure CVD)法、ＰＥＣＶＤ法(Plasma Enhanced CVD)又はＡＰＣＶＤ(Atmospheric Pressure CVD)法で厚さ１０００〜２０００Åのドープされていない非晶質シリコン膜を蒸着する。これにより、非晶質シリコン３０３の粒度が最小化して電界集中を防止することができる。非晶質シリコン膜３０３上にＬＰＣＶＤ法で約１０００〜２０００Å程度の厚さに窒化膜を蒸着してハードマスク膜３０４を形成する。
【００４４】
これに限定されず、イオン注入を行った後、前記の工程を行うことができる。例えば、基板表面の結晶欠陥抑制又は表面処理及びイオン注入の際、バッファ層の役割を果たすスクリーン酸化膜（図示せず）を蒸着した後、イオン注入を行ってウェル又はＶＴ調節のためのイオン層（図示せず）を形成する。前記スクリーン酸化膜を除去した後、パッド酸化膜３０２、非晶質シリコン３０３及びハードマスク層３０４を蒸着する。
【００４５】
図７ｂを参照すると、素子分離用トレンチ形成のための感光膜パターン３０５を形成した後、感光膜パターン３０５をエッチングマスクとするエッチング工程によってハードマスク膜３０４、非晶質シリコン膜３０３及びパッド酸化膜３０２を順次エッチングして半導体基板３０１を露出させる。
【００４６】
後続の工程により形成されたトレンチの上部コーナー部分をラウンディングするために、ＣＨＦ３ガス、ＣＦ４ガス又はこれらの混合ガスを用いてオーバーエッチングを行うことにより半導体基板３０１の一部を除去してハードマスク膜３０４、非晶質シリコン膜３０３及びパッド酸化膜３０２の側壁にスペーサ形態のポリマー膜３０６を形成する。
【００４７】
具体的に、ハードマスク３０４上に厚さ３０００〜１００００Åの感光膜を塗布した後、素子分離用マスクを用いたフォトエッチング工程を行って感光膜パターン３０５を形成する。感光膜パターン３０５をエッチングマスクとするドライエッチング工程によってハードマスク３０４、非晶質シリコン膜３０３及びパッド酸化膜３０２をエッチングする。
【００４８】
フッ素系列のガスを用いたオーバーエッチングによって２００Å程度の半導体基板３０１をエッチングする。この際、発生したポリマーによって前記積層構造物（パッド酸化膜３０２、非晶質シリコン３０３及びハードマスク層３０４）、側壁にスペーサ形態のポリマー膜３０６を形成する。オーバーエッチングは１４００〜１６００ｍＴの圧力と、１１００〜１３００Ｗのパワー下で５０〜７０ｓｃｃｍのＣＨＦ３ガスと、３０〜５０ｓｃｃｍのＣＦ４ガスと、１４００〜１６００ｓｃｃｍのＡｒガスを用いたドライエッチングを行って多量のポリマーを形成する。前記オーバーエッチングのため、側壁スペーサ形態のポリマー膜３０６はエッチパッシベーション効果(Etch Passivation Effect)によってパッド酸化膜３０２と半導体基板３０１との間に段差が誘発される。これにより、後続の工程によって形成される素子分離用トレンチ上部のコーナー部分をラウンディングする。ラウンディングする形状は０.０１５μｍのトレンチコーナー幅と２０〜５０°の勾配を有する。
【００４９】
図７ｃを参照すると、感光膜パターン３０５とエッチングされた面の側壁に形成されたスペーサ形態のポリマー膜３０６をエッチングマスクとするエッチング工程を行って半導体基板３０１の一部を除去してＳＴＩ構造のトレンチ３０７側壁び底面のエッチングダメージを補償するためのドライ酸化工程を行ってトレンチ３０７のコーナー部分をラウンディングする。全体構造上部に高温酸化膜ＨＴＯを薄く蒸着し、高温で緻密化工程を行ってライナー酸化膜（図示せず）を形成する。勿論、上述したドライ酸化工程とライナー酸化膜蒸着工程を省いて工程を単純化することができる。
【００５０】
具体的に、トレンチ３０７は様々な形態のエッチング工程によって半導体基板３０１をエッチングすることにより、トレンチ３０７の深さと勾配を調節することができる。１５ｍＴの圧力と４５０Ｗ、２００Ｗのパワーを加えた状態で１０ｓｃｃｍのＮ２ガス、１００〜１５０ｓｃｃｍのＨＢｒガス、３５〜７０ｓｃｃｍのＣｌ２ガス及び８ｓｃｃｍのＯ２ガスを用いてトレンチ３０７を形成するが、前記ガスの流量とエッチング時間を調節して７０〜９０°の勾配を有する深さ２５００〜４０００Åのトレンチ３０７を形成する。トレンチ３０７の形成後、アフタトリトメントチャンバー(After Treatment Chamber；ＡＣＴ)処理を行ってトレンチ３０７の側壁と下部の荒さを改善することができる。トレンチ３０７の形状を考察すると、トレンチ３０７は前記ポリマー膜の形成工程で上部コーナー部分に一定の勾配を有する面が形成され、後続の半導体基板３０１の一部をパターニングして一定の勾配を有する側壁が形成され、二重の勾配を有する形状に形成される。
【００５１】
感光膜ストリップ工程を行って、ハードマスク膜３０４上に形成された感光膜パターン３０５とスペーサ形態のポリマー膜３０６を除去する。
【００５２】
図７ｄを参照すると、トレンチ３０７が形成された全体構造上部に後続の平坦化工程のマージンを考慮して厚さ４０００〜６０００Åのフィールド酸化膜３０８を蒸着するが、トレンチ２０７の内部に空間が設けられないように埋め込んだ後、平坦化工程を行う。平坦化工程はハードマスク膜３０４を停止膜とするＣＭＰを行う。この際、平坦化肯定の平坦化ターゲットを調節してフィールド酸化膜３０８の高さを調節することができる。
【００５３】
図８ａ及び図８ｂを参照すると、燐酸（Ｈ３ＰＯ４）水溶液を用いた窒化膜ストリップ工程を行ってハードマスク膜３０４を除去する。ハードマスク膜３０４の除去によりフィールド酸化膜３０８が非晶質シリコン膜３０３より突出する。Ｏ２プラズマ処理によって非晶質シリコン膜３０３の一部を酸化して非晶質シリコン膜３０３の上部と側壁に 表面 酸化膜３０９を形成する。
【００５４】
具体的に、Ｏ２プラズマ処理は５０〜２００℃の温度範囲を有するプラズマアッシング方法とＯ２イオン注入方法を用いて非晶質シリコン膜３０３の表面を酸化させる。これにより、フィールド酸化膜３０８の側壁の非晶質シリコン膜３０３が酸化し、表面酸化膜３０９とフィールド酸化膜３０８が融化して素子分離膜領域が拡張される。Ｏ２イオン注入方法は、０〜３０°範囲で４回転し、１Ｅ１４〜１Ｅ１６ａｔｏｍｓ／ｃｍ２のドーズでＯ２イオンを注入する。プラズマアッシング方法は８００ｍＴの圧力、１５００Ｗのパワーと１１０℃の温度下で１５００ｓｃｃｍのＯ２ガスを用いて行う。この際、パワー、圧力及びガスの流れは様々に変更して非晶質シリコン膜３０３の酸化を調節することができるとともに、時間設定も重要な変数であって非晶質シリコン膜３０３とパッド酸化膜３０２を除去する。
【００５５】
図８ｃ及び図８ｄを参照すると、ウェット又はドライエッチングを行って非晶質シリコン膜３０３上に形成された表面酸化膜３０９を除去する。半導体基板上に残留する非晶質シリコン膜３０３とパッド酸化膜３０２を除去する。
【００５６】
具体的に、Ｏ２プラズマ酸化工程によって酸化していない非晶質シリコン膜３０３が露出する際にエッチングを停止するターゲットで、エッチング工程を行って非晶質シリコン膜３０３上の表面酸化膜３０９をエッチングする。硝酸（ＨＮＯ３）水溶液を用いたウェットエッチングによって非晶質シリコン膜３０３をエッチングする。洗浄工程を行いパッド酸化膜３０２をエッチングして活性領域まで突出した素子分離膜を形成する。素子分離膜はトレンチ３０７の内部がフィールド酸化膜３０８で完全に埋め込まれており、活性領域の上部に表面酸化膜３０９とパッド酸化膜３０２の一部が残留している形状に形成される。本実施例によって形成されたフィールド酸化膜３０８は、活性領域より高く形成され、活性領域まで広く形成されることにより、両側のコーナー部分がオーバーエッチングされてもモウトが発生しなくなる。
【００５７】
【発明の効果】
上述したように、本発明によれば、フォトレジストパターンの表面に形成された表面酸化膜が絶縁膜と融化し、或いは非晶質シリコン層の表面に形成された表面酸化膜が絶縁物質層と融化するために、トレンチの幅がそのまま維持されながら、素子分離膜の上部の幅が半導体基板の活性領域の上部まで広くなるので、素子分離膜の両側のコーナーがオーバーエッチングされてもモウトが発生しないため、ハンプ(Hump)特性を予防することができ、半導体素子のサブスレショールドのように半導体素子の特性が低下することを防止することができる。また、トレンチの上部コーナーにエッチング傾斜面を形成して二重傾斜角を形成することにより、トレンチの上部コーナーにエッチング傾斜面を形成して二重傾斜角を形成することにより、トレンチの上部コーナーに電界が集中することを防止することができ、ＡＴＣ処理によってトレンチの側面及び底面の荒さを改善することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図２】本発明の実施例に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図３】本発明の実施例に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図４】本発明の他の実施例に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図５】本発明の他の実施例に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図６】本発明の他の実施例に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図７】本発明のさらに他の実施例に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【図８】本発明のさらに他の実施例に係る半導体素子の素子分離膜形成方法を説明するための素子の断面図である。
【符号の説明】
１０１、２０１、３０１ 半導体基板
１０２、２０２、３０２ パッド酸化膜
１０３ シリコン含有フォトレジストパターン
１０３ａ 表面酸化膜
１０４、２０６ エッチング傾斜面
１０５、２０７、３０７ トレンチ
１０６、２０９、３０８ 絶縁膜
１０７、２１０ 素子分離膜
２０３、３０２ 非晶質シリコン膜
２０４ 反射防止膜
２０５、３０５ フォトレジストパターン
２０８ａ、２０８ｂ 表面酸化膜
２１０ 素子分離膜
３０４ ハードマスク膜
３０５ 感光膜パターン
３０６ ポリマー膜
３０９ 酸化膜

Claims (9)

  1. 半導体基板上に、素子分離領域が定義されたパッド酸化膜及びシリコン含有フォトレジストパターンを積層構造で形成する段階と、
    前記素子分離領域の縁部にエッチング副産物が形成されるようにオーバーエッチングによって前記素子分離領域の中央部分の前記半導体基板をエッチングし、素子分離領域の縁部にエッチング傾斜面を形成する段階と、
    前記素子分離領域の中央部分にトレンチを形成する段階と、
    前記素子分離膜の縁部の前記フォトレジストパターンの表面を酸化させて表面酸化膜を形成する段階と、
    前記トレンチ及び前記表面酸化膜の全体上部に絶縁膜を形成してトレンチを埋め込む段階と、
    前記フォトレジストパターンが露出されるように平坦化工程を施した後、前記フォトレジストパターン及び前記パッド酸化膜を除去する段階と、
    を含むことを特徴とする半導体素子の素子分離膜形成方法。
  2. 前記シリコン含有フォトレジストパターンのシリコン含有量が７〜５０％であることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
  3. 前記オーバーエッチング工程では、ＣＨＦ３ガス、ＣＦ４ガス又はこれらの混合ガスをエッチングガスとして用い、前記素子分離領域の中央部分を５０〜４００Åの深さにエッチングすることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
  4. 前記ＣＨＦ３の供給流量が５０〜７０ｓｃｃｍ、前記ＣＦ４の供給流量が３０〜５０ｓｃｃｍであり、キャリアガスとして１０００〜２０００ｓｃｃｍのＡｒガスが共に供給されることを特徴とする請求項３記載の半導体素子の素子分離膜形成方法。
  5. 前記オーバーエッチングは５００ｍＴｏｒｒ〜２５００ｍＴｏｒｒの圧力と６００〜２０００Ｗのパワーを印加した状態で５秒〜３０秒間行うことを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
  6. 前記エッチング傾斜面は幅が０．０２μｍ〜０．０７μｍであり、側面の傾斜角が基板に垂直な方向を基準として２０〜５０°となるように形成されることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
  7. 前記表面酸化膜がＯ２プラズマ処理で形成されることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
  8. 前記Ｏ２プラズマ処理は５０〜２００℃の温度でＯ２アッシング工程によって行われるか、或いはＯ２イオン注入工程によって行われることを特徴とする請求項７記載の半導体素子の素子分離膜形成方法。
  9. 前記絶縁膜は５０〜３００℃で低温酸化膜で形成されることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
JP2003208845A 2002-10-28 2003-08-26 半導体素子の素子分離膜形成方法 Expired - Fee Related JP4497860B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2002-0065754A KR100444608B1 (ko) 2002-10-28 2002-10-28 반도체 소자의 소자 분리막 형성 방법
KR10-2002-0065753A KR100473736B1 (ko) 2002-10-28 2002-10-28 반도체 소자의 소자 분리막 형성 방법
KR10-2002-0084281A KR100455094B1 (ko) 2002-12-26 2002-12-26 반도체 소자의 소자 분리막 형성 방법

Publications (2)

Publication Number Publication Date
JP2004153236A JP2004153236A (ja) 2004-05-27
JP4497860B2 true JP4497860B2 (ja) 2010-07-07

Family

ID=32110677

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003208845A Expired - Fee Related JP4497860B2 (ja) 2002-10-28 2003-08-26 半導体素子の素子分離膜形成方法

Country Status (2)

Country Link
US (1) US7091105B2 (ja)
JP (1) JP4497860B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10770341B2 (en) 2018-03-23 2020-09-08 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050065745A (ko) * 2003-12-23 2005-06-30 동부아남반도체 주식회사 반도체 소자의 패턴 형성 방법
JP4577680B2 (ja) * 2004-04-13 2010-11-10 エルピーダメモリ株式会社 半導体装置の製造方法
TWI254409B (en) * 2005-02-16 2006-05-01 Powerchip Semiconductor Corp Semiconductor device having self-aligned contact and manufacturing method thereof
US7928005B2 (en) * 2005-09-27 2011-04-19 Advanced Micro Devices, Inc. Method for forming narrow structures in a semiconductor device
US20070194402A1 (en) * 2006-02-21 2007-08-23 Micron Technology, Inc. Shallow trench isolation structure
KR100827538B1 (ko) * 2006-12-28 2008-05-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100856315B1 (ko) * 2007-06-22 2008-09-03 주식회사 동부하이텍 반도체 소자의 제조 방법
JP5288814B2 (ja) * 2008-01-28 2013-09-11 株式会社東芝 半導体装置の製造方法
US8120140B2 (en) * 2009-05-22 2012-02-21 Macronix International Co., Ltd. Isolation structure and formation method thereof
CN102074495B (zh) * 2009-11-20 2013-10-09 中芯国际集成电路制造(上海)有限公司 Sti的形成方法
JP5481419B2 (ja) * 2011-03-25 2014-04-23 株式会社東芝 半導体装置の製造方法
US20120264267A1 (en) * 2011-04-12 2012-10-18 Tsuo-Wen Lu Method for fabricating mos transistor
CN102184886A (zh) * 2011-04-25 2011-09-14 上海宏力半导体制造有限公司 浅槽隔离结构的制备方法
US20120299157A1 (en) * 2011-05-25 2012-11-29 Teng-Chun Hsuan Semiconductor process and fabricated structure thereof
US20120309166A1 (en) * 2011-05-31 2012-12-06 United Microelectronics Corp. Process for forming shallow trench isolation structure
CN104183533A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN107706145B (zh) * 2017-10-19 2024-03-26 长鑫存储技术有限公司 隔离沟槽薄膜填充结构、半导体存储器件及制备方法
US11177137B2 (en) 2020-01-17 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer etching process and methods thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01279241A (ja) * 1988-05-06 1989-11-09 Oki Electric Ind Co Ltd シリコン含有レジスト材料及びその製造方法
JPH10340950A (ja) * 1997-04-11 1998-12-22 Mitsubishi Electric Corp トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造
JP2001257259A (ja) * 2000-03-10 2001-09-21 Nec Corp 素子分離構造形成方法
JP2002141407A (ja) * 2000-10-31 2002-05-17 Rohm Co Ltd 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3956171A (en) * 1973-07-30 1976-05-11 E. I. Du Pont De Nemours And Company Process for preparing stable positively charged alumina coated silica sols and product thereof
TW379405B (en) * 1998-02-13 2000-01-11 United Integrated Circuits Corp Manufacturing method of shallow trench isolation structure
US6277707B1 (en) * 1998-12-16 2001-08-21 Lsi Logic Corporation Method of manufacturing semiconductor device having a recessed gate structure
KR100322531B1 (ko) * 1999-01-11 2002-03-18 윤종용 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자
US6096469A (en) * 1999-05-18 2000-08-01 3M Innovative Properties Company Ink receptor media suitable for inkjet printing
US6413828B1 (en) 2000-03-08 2002-07-02 International Business Machines Corporation Process using poly-buffered STI
US6589879B2 (en) * 2001-01-18 2003-07-08 Applied Materials, Inc. Nitride open etch process based on trifluoromethane and sulfur hexafluoride
US7125783B2 (en) * 2001-04-18 2006-10-24 Integrated Device Technology, Inc. Dielectric anti-reflective coating surface treatment to prevent defect generation in associated wet clean
US20030022458A1 (en) * 2001-07-27 2003-01-30 Chao-Ming Koh Method for forming a shallow trench isolation in a semiconductor structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01279241A (ja) * 1988-05-06 1989-11-09 Oki Electric Ind Co Ltd シリコン含有レジスト材料及びその製造方法
JPH10340950A (ja) * 1997-04-11 1998-12-22 Mitsubishi Electric Corp トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造
JP2001257259A (ja) * 2000-03-10 2001-09-21 Nec Corp 素子分離構造形成方法
JP2002141407A (ja) * 2000-10-31 2002-05-17 Rohm Co Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10770341B2 (en) 2018-03-23 2020-09-08 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
US7091105B2 (en) 2006-08-15
US20040082177A1 (en) 2004-04-29
JP2004153236A (ja) 2004-05-27

Similar Documents

Publication Publication Date Title
JP4497860B2 (ja) 半導体素子の素子分離膜形成方法
JP2004214621A (ja) フラッシュメモリ素子の製造方法
JPH10189708A (ja) トレンチ素子分離方法
JP4363564B2 (ja) 半導体素子の素子分離膜形成方法
JP2003197789A (ja) フラッシュメモリセルの自己整列フローティングゲート形成方法
JP2004207680A (ja) フラッシュメモリ素子のフローティングゲート形成方法
KR20020042251A (ko) 반도체 소자의 분리구조 제조방법
KR101033359B1 (ko) 반도체 소자의 제조 방법
JP2003273207A (ja) 半導体装置の製造方法
KR100673224B1 (ko) 플래시 메모리 소자의 제조 방법
KR100894791B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100427537B1 (ko) 반도체 소자의 소자 분리막 형성 방법 및 이를 이용한플래시 메모리 셀 제조 방법
KR100911984B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100455094B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR101107228B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100588643B1 (ko) 셀로우 트렌치 소자 분리막 제조 방법
KR100218292B1 (ko) 반도체소자의 격리영역 제조방법
KR100476704B1 (ko) 반도체 소자의 제조방법
KR100473736B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100663609B1 (ko) 반도체 소자의 소자분리막 제조 방법
KR100455095B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100481909B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100507380B1 (ko) 반도체 소자의 소자 분리막 형성 방법
JP2002100670A (ja) 半導体装置及びその製造方法
KR100672768B1 (ko) 반도체 소자의 소자분리막 형성 방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060201

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060628

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20060809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060828

A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20060628

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080603

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080827

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090714

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091102

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100406

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100413

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130423

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4497860

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140423

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees