KR100827538B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 소정 영역의 활성 영역에 식각 조건이 다른 두 단계의 플라즈마 식각 공정을 수행하여 하부의 곡률반경이 큰 프로파일을 갖는 리세스 채널 구조를 형성하도록 반도체 소자를 설계함으로써, 반도체 소자의 디자인 룰을 감소시킬 수 있어 소자의 동작 속도 및 집적도를 향상시킬 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃.
도 2a 내지 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3a 내지 3f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
120: 소자 분리 영역 102: 활성 영역
104: 리세스 게이트 영역 106: 게이트 영역
210: 반도체 기판 212: 패드 산화막
214: 패드 질화막 220: 소자 분리 구조
222: 하드 마스크층 224: 반사 방지막
226: 감광막 패턴 230: 리세스 영역
232: 제 1 리세스 234: 제 2 리세스
236: 스페이서 240: 리세스 채널 구조
260: 게이트 절연막 262: 게이트 도전층
264: 게이트 전극 270: 하부 게이트 도전층
272: 하부 게이트 도전층패턴 280: 상부 게이트 도전층
282: 상부 게이트 도전층패턴 290: 게이트 하드 마스크층
292: 게이트 하드 마스크층 패턴 296: 게이트 구조물
삭제
310: 반도체 기판 312: 패드 산화막
314: 패드 질화막 320: 소자 분리 구조
322: 하드 마스크층 패턴 324: 반사 방지막 패턴
326: 감광막 패턴 330: 리세스 영역
332: 제 1 리세스 334: 제 2 리세스
336: 보호층 360: 게이트 절연막
362: 게이트 도전층 364: 게이트 전극
370: 하부 게이트 도전층 380: 상부 게이트 도전층
390: 게이트 하드 마스크층 392: 게이트 하드 마스크층 패턴
396: 게이트 구조물
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 함몰 FET(Recess field effect transistor)을 포함한 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 성능을 향상시키고 제조 비용을 절감하기 위하여 반도체 소자 의 집적도가 지속적으로 증가하고 있어 안정적으로 반도체 소자의 크기를 감소시킬 수 있는 기술이 요구되고 있다. 그동안 반도체 소자의 제조 기술에서는 반도체 소자의 속도 및 집적도를 향상시키기 위해서 소자의 디자인 룰을 감소시켜 모오스 트랜지스터(MOSFET: Metal oxide semiconductor field effect transistor)의 채널 길이도 감소하였다. 그러나, 이러한 소자의 채널 길이의 감소는 소오스 영역과 드레인 영역 사이의 간격을 좁혀 단채널 효과(SCE: Short channel effect)로 인하여 드레인 영역의 전압이 소오스 영역과 채널 영역의 전압에 영향을 미치는 것을 효율적으로 제어하는 것이 쉽지 않아 능동 스위치 소자 특성이 열화되었다. 또한, 평면 모오스 트랜지스터(Planar MOSFET)는 구조적으로 소자의 크기를 축소하는데 한계가 있고, 단채널 효과의 발생을 억제하기 어렵다.
함몰 FET(Recess field effect transistor)는 게이트 영역 하부의 활성영역을 함몰시키고 이를 매립하는 게이트 전극을 형성하여 채널의 길이를 증가시킨 구조이다. 이러한 구조는 소자의 디자인 룰 감소에 따른 채널 길이 축소를 입체적으로 증가시킬 수 있어 궁극적으로 소자의 면적을 축소할 수 있는 구조이다. 한편, 반도체 소자의 고집적화로 소자의 크기가 감소하여 함몰 채널 구조의 폭도 좁아지고 있어 채널 하부의 곡률 반경도 줄어들고 있다. 결국, 이곳에 전기장(E-field) 집중 및 게이트 절연막 두께가 감소되어 문턱전압의 제어가 용이하지 않게 되므로, 반도체 소자의 특성이 열화되는 문제점이 유발된다.
본 발명은 리세스 영역의 활성 영역에 식각 조건이 다른 두 단계의 플라즈마 식각 공정, 즉 이방성의 플라즈마 식각공정과, 등방성의 플라즈마 식각공정을 수행하여 게이트 절연막의 두께를 균일하게 형성할 수 있으며 전기장의 집중 현상을 방지할 수 있도록 하부의 곡률 반경이 큰 프로파일을 갖는 리세스 채널 구조로 반도체 소자를 설계함으로써 반도체 소자의 디자인 룰을 감소시킬 수 있어 소자의 동작 속도 및 집적도를 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 정의하는 단계와, 전체 구조물 상부에 반도체 기판을 노출하는 리세스 영역을 정의하는 하드 마스크층 패턴을 형성하는 단계와, 노출된 반도체 기판에 식각 조건이 다른 두 단계의 플라즈마 식각 공정을 수행하여 하부의 곡률 반경이 큰 프로파일을 갖는 리세스 채널 구조를 형성하는 단계와, 하드 마스크층 패턴을 제거하여 활성 영역을 노출하는 단계와, 리세스 채널 구조를 매립하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은,
반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 정의하는 단계와, 전체 구조물 상부에 반도체 기판을 노출하는 리세스 영역을 정의하는 하드 마스크층 패턴을 형성하는 단계와, 하드 마스크층 패턴을 식각 마스크로 리세스 영역 하부에 노출된 반도체 기판에 제 1 플라즈마 식각 공정을 수행하여 보호층을 구비한 제 1 리세스를 형성하는 단계와, 제 1 리세스 하부에 제 2 플라즈마 식각 공정을 수행하 여 곡률 반경이 큰 프로파일을 갖는 제 2 리세스를 형성하는 단계와, 보호층과 하드 마스크층 패턴을 제거하여 리세스 채널 구조를 구비한 활성 영역을 노출하는 단계와, 노출된 활성 영역 상부에 게이트 절연막을 형성하는 단계와, 리세스 채널 구조를 매립하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 반도체 소자는 상기와 같은 반도체 소자의 제조 방법을 이용하여 형성된 반도체 소자인 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃이다. 반도체 소자는 소자 분리 영역(120)에 의해 정의되는 활성 영역(102), 리세스 게이트 영역(104) 및 게이트 영역(106)을 포함한다. 본 발명의 일 실시 예에 따르면, 리세스 게이트 영역(104)은 게이트 영역(106) 내에 위치하며, 게이트 영역(106)의 선 폭보다 좁은 것이 바람직하다.
도 2a 내지 2g는 본 발명에 따른 반도체 소자의 제조방법에 대한 단면도이며, 도 2a(i) 내지 2g(i)는 도 1의 I-I'을 따른 단면도들이고, 도 2a(ii) 내지 2g(ii)는 도 1의 II-II'을 따른 단면도들이다. 반도체 기판(210) 상부에 패드 산화막(212)과 패드 질화막(214)을 형성한 후, 소자 분리 마스크(미도시)를 식각 마스크로 패드 질화막(214), 패드 산화막(212) 및 소정 두께의 반도체 기판(210)을 식각하여 도 1의 활성 영역(102)을 정의하는 트렌치(미도시)를 형성한다. 다음으로, 전체 구조물 상부에 소자 분리용 절연막(미도시)을 형성하여 트렌치를 매립한 후, 패드 질화막(214)이 노출할 때까지 소자 분리용 절연막을 평탄화 식각하여 소자 분리 구조(220)를 형성한다. 이후, 패드 질화막(214)을 제거하여 소자 분리 구조(220)의 높이를 낮춘 후, 전체 표면 상부에 하드 마스크층(222)을 형성한다. 본 발명의 일 실시 예에 따르면, 소자 분리용 절연막은 산화막인 것이 바람직하다. 또한, 소자 분리용 절연막과 트렌치의 계면에 열 산화막(미도시), 라이너 질화막(미도시) 및 라이너 산화막(미도시)의 적층구조를 더 형성하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 하드 마스크층(222)은 폴리실리콘층, 비정질 탄소(Amorphous Carbon)막, 질화막, 실리콘질산화(SiON)막 또는 이들의 조합으로 형성하는 것이 바람직하다.
도 2c 및 2d를 참조하면, 하드 마스크층(222) 상부에 반사 방지막(224)을 형성한 후, 반사 방지막(224) 상부에 감광막(미도시)을 형성한 후, 도 1의 리세스 게이트 영역(104)을 정의하는 마스크(미도시)를 이용하여 감광막을 노광 및 현상하여 감광막 패턴(226)을 형성한다. 다음으로, 감광막 패턴(226)을 식각 마스크로 하부의 반사 방지막(224), 하드 마스크층(222) 및 패드 산화막(212)을 식각하여 하부에 반도체 기판(210)을 노출하는 리세스 영역(230)을 형성한다. 이후, 노출된 반도체 기판(210)과 소자 분리 구조(220)를 소정 두께 식각하여 제 1 리세스(232)를 형성한 후, 감광막 패턴(226), 반사 방지막(224) 및 하드 마스크층(222)을 제거한다. 본 발명의 일 실시 예에 따르면, 반사 방지막(224)은 유기반사 방지(OBARC: Organic bottom anti-reflective coating)막인 것이 바람직하다. 또한, 제 1 리세스(232) 형성을 위한 식각 공정은 이방성(Anisotropic) 식각 방법으로 수행되는 것 이 바람직하다.
도 2e 내지 2g를 참조하면, 전체 구조물 상부에 절연막(미도시)을 형성한 후, 이를 식각하여 도 2d의 제 1 리세스(232) 내에 노출된 반도체 기판(210)과 패드 산화막(212)의 측벽에 스페이서(236)를 형성한다.
다음으로, 스페이서(236)를 식각 마스크로 제 1 리세스(232) 내에 노출된 반도체 기판(210)을 소정 두께를 식각하여 타원형 또는 원형의 제 2 리세스(234)를 형성한다. 이때, 도 2d의 제 1 리세스(232)와 제 2 리세스(234)로 반도체 기판에 리세스 채널 구조(240)를 형성한다.
이후, 패드 산화막(212)과 스페이서(236)를 제거하여 리세스 채널 구조(240)를 포함한 반도체 기판(210)을 노출한 후, 노출된 반도체 기판(210)에 게이트 절연막(260)을 형성한다.
그 다음, 전체 구조물 상부에 게이트 도전층(262)을 형성하여 리세스 채널 구조(240)를 매립한 후, 게이트 도전층(262) 상부에 게이트 하드 마스크층(290)을 형성한다.
이후, 도 1의 게이트 영역(106)을 정의하는 마스크(미도시)로 게이트 하드 마스크층(290), 게이트 도전층(262) 및 게이트 절연막(260)을 패터닝하여 게이트 하드 마스크층 패턴(292)과 게이트 전극(264)의 적층구조로 이루어진 게이트 구조물(296)을 형성한다. 여기서, 게이트 전극(264)은 하부 게이트 도전층(270) 및 상부 게이트 도전층(280)이 패터닝된 하부 게이트 도전층패턴(272) 및 상부 게이트 도전층패턴(282)의 적층구조로 형성된 것이다.
본 발명의 일 실시 예에 따르면, 제 2 리세스(234)는 리세스 채널 구조(240) 하부의 곡률 반경을 크게 하기 위하여 등방성 식각 방법으로 수행되는 것이 바람직하다. 또한, 게이트 도전층(262)은 하부 게이트 도전층(270)과 상부 게이트 도전층(280)의 적층구조로 형성되는 것이 바람직하다.
한편, 후술하는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 상술한 방법에 비해 리세스 채널 구조 하부의 곡률 반경을 효과적으로 증가시킬 수 있고, 리세스 채널 구조의 식각된 반도체 기판에 발생하는 혼(Horn)을 최소화할 수 있다.
도 3a 내지 3f는 본 발명의 일 실시에 따른 반도체 소자의 단면도이며, 도 3a(i) 내지 3f(i)는 도 1의 I-I'을 따른 단면도들이고, 도 3a(ii) 내지 3f(ii)는 도 1의 II-II'을 따른 단면도들이다. 반도체 기판(310) 상부에 패드 산화막(312)과 패드 질화막(314)을 형성한 후, 소자 분리 마스크(미도시)를 식각 마스크로 패드 질화막(314), 패드 산화막(312) 및 소정 두께의 반도체 기판(310)을 식각하여 도 1의 활성 영역(102)을 정의하는 트렌치(미도시)를 형성한다. 다음으로, 전체 구조물 상부에 소자 분리용 절연막(미도시)을 형성하여 트렌치를 매립한 후, 패드 질화막(314)이 노출할 때까지 소자 분리용 절연막을 평탄화 식각하여 소자 분리 구조(320)를 형성한다. 본 발명의 일 실시 예에 따르면, 소자 분리용 절연막은 산화막인 것이 바람직하다, 또한, 소자 분리용 절연막과 트렌치의 계면에 열 산화막(미도시), 라이너 질화막(미도시) 및 라이너 산화막(미도시)의 적층구조를 더 형성하는 것이 바람직하다.
도 3b를 참조하면, 패드 질화막(314) 및 패드 산화막(312)을 제거하여 반도체 기판(310)을 노출하며, 소자 분리 구조(320)의 높이를 낮춘다. 다음으로, 노출된 반도체 기판(310)을 포함한 전체 표면 상부에 하드 마스크층(미도시)을 형성한 후, 그 상부에 반사 방지막(미도시)을 형성한다. 이후, 반사 방지막 상부에 감광막(미도시)을 형성한 후, 도 1의 리세스 게이트 영역(104)을 정의하는 마스크(미도시)를 이용하여 감광막을 노광 및 현상하여 감광막 패턴(326)을 형성한다. 그 다음, 감광막 패턴(326)을 식각 마스크로 하부의 반사 방지막을 식각하여 반사 방지막 패턴(324)을 형성한 후, 반사 방지막 패턴(324)을 식각 마스크로 하부의 하드 마스크층을 식각하여 하드 마스크층 패턴(322)을 형성한다. 이때, 하드 마스크층 패턴(322) 하부에 반도체 기판(310)을 노출하는 리세스 영역(330)을 형성한다. 본 발명의 일 실시 예에 따르면, 하드 마스크층은 산화막, 질화막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다. 또한, 반사 방지막은 유기 반사 방지(OBARC: Organic bottom anti-reflective coating)막인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 반사 방지막 패턴(324) 형성에 대한 식각 공정은 CF4, CHF3, O2 및 이들의 조합으로 이루어진 군으로부터 선택된 하나의 가스를 이용한 플라즈마 식각 방법으로 수행되는 것이 바람직하다. 또한, 하드 마스크층 패턴(322) 형성에 대한 식각 공정은 CF4, CHF3 및 이들의 조합으로 이루어진 군으로부터 선택된 하나의 가스를 이용한 플라즈마 식각 방법으로 수행되는 것이 바람직하다.
도 3c를 참조하면, 감광막 패턴(326)과 반사 방지막 패턴(324)을 제거한 후, 하드 마스크층 패턴(322)을 식각 마스크로 도 3b의 리세스 영역(330) 하부에 노출된 반도체 기판(310)을 이방성(Anisotropic) 제 1 플라즈마 식각 방법으로 식각하여 내부에 폴리머 보호층(336)이 구비한 제 1 리세스(332)를 형성한다. 본 발명의 일 실시 예에 따르면, 제 1 리세스(332) 형성을 위한 제 1 플라즈마 식각 공정은 N2, H2, HBr, Cl2, SiF4 및 이들의 조합으로 이루어진 군으로부터 선택된 하나의 가스를 이용하고, 300W 이상의 소스 파워와 20mTorr 이하의 압력하에서 수행되는 것이 바람직하다. 특히, 식각 가스는 HBr/Cl2/N2/H2 또는 HBr/Cl2/N2/SiF4의 혼합 가스이며, 소스 파워는 300 ~ 2,000W이고, 바이어스 파워는 300 ~ 2,000W이며, 압력은 2 ~ 20 mTorr이고, 소스 파워와 바이어스 파워의 비는 1~3:1인 것이 바람직하다. 또한, 제 1 플라즈마 식각 공정에서 HBr와 Cl2의 혼합비는 2~20:1이며, HBr/Cl2의 혼합 가스와 N2의 혼합비는 10~20:1인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 제 1 플라즈마 식각 공정에서 H2 가스 또는 SiF4 가스는 N2 가스에 비해 작게 유지되는 것이 바람직하다. 결국, 상기와 같은 조건으로 제 1 플라즈마 식각 공정 시 제 1 리세스(332) 내에 폴리머 보호층(336)을 형성한다. 또한, 제 1 플라즈마 식각 공정 시 반도체 기판과 산화막에 대한 식각 선택비는 5:1 이상인 바람직하다. 따라서, 제 1 리세스(332) 형성 시 소자 분리 구조(320)는 거의 식각되지 않는다.
도 3d를 참조하면, 등방성(Isotropic) 제 2 플라즈마 식각 방법으로 제 1 리세스(332) 하부를 식각하여 제 2 리세스(334)를 형성한다. 다음으로, 보호층(336)과 하드 마스크층 패턴(322)을 제거하여 반도체 기판(310)을 노출한다. 본 발명의 일 실시 예에 따르면, 제 2 리세스(334) 형성을 위한 제 2 플라즈마 식각 공정은 F-라디컬을 가지는 가스, O2, He 및 이들의 조합으로 이루어진 군으로부터 선택된 하나의 가스를 이용하고, 500W 이상의 소스 파워와 30mTorr 이하의 압력하에서 수행되는 것이 바람직하다. 특히, F-라디컬을 가지는 가스는 CF4, SF6 또는 CHF3이며, 소스 파워는 500 ~ 2,000W이고, 바이어스 파워는 0 ~ 100W이며, 압력은 2 ~ 30 mTorr인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 제 2 플라즈마 식각 공정은 등방성 식각 방법으로 수행되는 것이 바람직하다. 결국, 상기와 같은 조건으로 제 2 플라즈마 식각 공정 시 제 2 리세스(334) 하부는 인접한 제 2 리세스(334)와 충분한 마진을 갖으며, 곡률 반경이 충분히 큰 프로파일을 갖게 된다. 도 3d(ii)를 참조하면, 제 2 플라즈마 식각 공정으로 소자 분리 구조(320)에 인접한 반도체 기판(310)에 발생하는 혼(Horn)이 완화될 수 있다.
도 3e 및 3f를 참조하면, 노출된 반도체 기판(310)에 게이트 절연막(360)을 형성한 후, 전체 구조물 상부에 게이트 도전층(362)을 형성하여 리세스 채널 구조(340)를 매립한 후, 게이트 도전층(362) 상부에 게이트 하드 마스크층(390)을 형성한다. 이후, 도 1의 게이트 영역(106)을 정의하는 마스크(미도시)로 게이트 하드 마스크층(390), 게이트 도전층(362) 및 게이트 절연막(360)을 패터닝하여 게이트 하드 마스크층 패턴(392)과 게이트 전극(364)의 적층구조로 이루어진 게이트 구조물(396)을 형성한다. 본 발명의 일 실시 예에 따르면, 리세스 채널 구조(340)는 제 1 리세스(332)와 제 2 리세스(334)에 의해 형성된다. 또한, 게이트 도전층(362)은 하부 게이트 도전층(370)과 상부 게이트 도전층(380)의 적층구조로 형성되는 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 리세스 채널 구조를 형성하기 위한 식각 공정을 조건이 다른 두 단계의 플라즈마 식각 공정을 수행함으로써 곡률 반경이 큰 프로파일 갖는 리세스 채널 구조를 효과적으로 형성할 수 있는 이점이 있다. 또한, 두 번째 등방성 플라즈마 식각 공정으로 소자 분리 구조에 인접한 반도체 기판에 형성되는 식각 뿔(Horn) 구조를 억제할 수 있는 효과가 있다. 그리고, 제 2 리세스 형성에 대한 식각 공정 시 스페이서 형성 공정을 생략할 수 있어 공정을 단순화할 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (30)

  1. 반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 정의하는 단계;
    전체 구조물 상부에 상기 반도체 기판을 노출하는 리세스 영역을 정의하는 하드 마스크층 패턴을 형성하는 단계;
    상기 노출된 반도체 기판에 이방성 및 등방성의 두 단계의 플라즈마 식각 공정을 수행하여 리세스 채널 구조를 형성하는 단계;
    상기 하드 마스크층 패턴을 제거하여 상기 활성 영역을 노출하는 단계;
    상기 리세스 채널 구조를 매립하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 소자 분리 구조 형성 단계는
    상기 반도체 기판 상부에 패드 절연막을 형성하는 단계;
    소자 분리 마스크로 상기 패드 절연막 및 소정 두께의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 소자 분리용 절연막을 형성하는 단계; 및
    상기 패드 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 하드 마스크층 패턴 형성 단계는
    전체 구조물 상부에 하드 마스크층, 반사 방지막 및 감광막을 형성하는 단계;
    리세스 게이트 마스크로 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 상기 반사 방지막 및 상기 하드 마스크층을 식각하여 상기 리세스 영역을 정의하는 상기 하드 마스크층 패턴을 형성하는 단계; 및
    상기 감광막 패턴과 상기 반사 방지막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 반사 방지막은 유기 반사 방지(Orgainc bottom anti-reflective coating)막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3항에 있어서,
    상기 반사 방지막 패턴과 상기 하드 마스크층 패턴 형성에 대한 식각 공정은 플라즈마 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 반사 방지막 패턴 형성에 대한 플라즈마 식각 공정은 CF4, CHF3, O2 및 이들의 조합으로 이루어진 군으로부터 선택된 하나의 가스로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 5항에 있어서,
    상기 하드 마스크층 패턴 형성에 대한 플라즈마 식각 공정은 CF4, CHF3 및 이들의 조합으로 이루어진 군으로부터 선택된 하나의 가스로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 하드 마스크층 패턴은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1항에 있어서,
    상기 리세스 채널 구조의 형성 단계는
    상기 하드 마스크층 패턴을 식각 마스크로 상기 리세스 영역 하부에 노출된 상기 반도체 기판에 이방성(Anisotropic) 제 1 플라즈마 식각 공정을 수행하여 내부에 폴리머 보호층이 구비된 제 1 리세스를 형성하는 단계;
    상기 제 1 리세스 하부에 등방성(Isotropic) 제 2 플라즈마 식각 공정을 수행하여 바닥의 곡률 반경이 큰 프로파일을 갖는 제 2 리세스를 형성하는 단계; 및
    상기 폴리머 보호층을 제거하여 상기 리세스 채널 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 제 1 플라즈마 식각 공정은 HBr, Cl2, N2, H2, SiF4 및 이들의 조합으로 이루어진 군으로부터 선택된 하나의 식각 가스로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 10항에 있어서,
    상기 제 1 플라즈마 식각 공정의 식각 가스는 HBr/Cl2/N2/H2의 혼합 가스나 HBr/Cl2/N2/SiF4의 혼합 가스인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 혼합 가스에서 HBr과 Cl2의 혼합비는 2~20:1인 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 11항에 있어서,
    상기 혼합 가스에서 HBr/Cl2의 혼합 가스와 N2의 혼합비는 10~20:1인 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 11항에 있어서,
    상기 혼합 가스에서 H2가스는 N2 가스보다 적게 혼합되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 9항에 있어서,
    상기 제 1 플라즈마 식각 공정은 300~2,000W의 소스 파워와, 300~2,000W의 바이어스 파워와, 1~3:1의 소스 파워와 바이어스 파워 비와, 2~20mTorr의 압력하에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 9항에 있어서,
    상기 제 2 플라즈마 식각 공정은 F-라디컬을 갖는 가스, O2, He 및 이들의 조합으로 이루어진 군으로부터 선택된 하나의 식각 가스로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 16항에 있어서,
    상기 F-라디컬을 갖는 가스는 CF4, SF6 또는 CHF3인 것을 특징으로 하는 반도 체 소자의 제조 방법.
  18. 제 9항에 있어서,
    상기 제 2 플라즈마 식각 공정은 500~2,000W의 소스 파워와, 0~100W의 바이어스 파워와, 2~30mTorr의 압력하에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 1항에 있어서,
    상기 노출된 활성 영역 상부에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 정의하는 단계;
    전체 구조물 상부에 상기 반도체 기판을 노출하는 리세스 영역을 정의하는 하드 마스크층 패턴을 형성하는 단계;
    상기 하드 마스크층 패턴을 식각 마스크로 상기 리세스 영역 하부에 노출된 상기 반도체 기판에 이방성(Anisotropic) 제 1 플라즈마 식각 공정을 수행하여 내에 폴리머 보호층을 구비한 제 1 리세스를 형성하는 단계;
    상기 제 1 리세스 하부에 등방성(Isotropic) 제 2 플라즈마 식각 공정을 수행하여 바닥의 곡률 반경이 큰 프로파일을 갖는 제 2 리세스를 형성하는 단계;
    상기 폴리머 보호층과 상기 하드 마스크층 패턴을 제거하여 리세스 채널 구조를 구비한 상기 활성 영역을 노출하는 단계;
    상기 노출된 활성 영역 상부에 게이트 절연막을 형성하는 단계; 및
    상기 리세스 채널 구조를 매립하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제 20항에 있어서,
    상기 제 1 플라즈마 식각 공정은 HBr, Cl2, N2, H2, SiF4 및 이들의 조합으로 이루어진 군으로부터 선택된 하나의 식각 가스로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제 21항에 있어서,
    상기 제 1 플라즈마 식각 공정의 식각 가스는 HBr/Cl2/N2/H2의 혼합 가스나 HBr/Cl2/N2/SiF4의 혼합 가스인 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제 22항에 있어서,
    상기 혼합 가스에서 HBr과 Cl2의 혼합비는 2~20:1인 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제 22항에 있어서,
    상기 혼합 가스에서 HBr/Cl2의 혼합 가스와 N2의 혼합비는 10~20:1인 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제 22항에 있어서,
    상기 혼합 가스에서 H2가스는 N2가스보다 적게 혼합되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제 20항에 있어서,
    상기 제 1 플라즈마 식각 공정은 300~2,000W의 소스 파워와, 300~2,000W의 바이어스 파워의 비와, 1~3:1의 소스 파워와 바이어스 파워 비와, 2~20mTorr의 압력하에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제 20항에 있어서,
    상기 제 2 플라즈마 식각 공정은 F-라디컬을 갖는 가스, O2, He 및 이들의 조합으로 이루어진 군으로부터 선택된 하나의 식각 가스로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 제 27항에 있어서,
    상기 F-라디컬을 갖는 가스는 CF4, SF6 또는 CHF3인 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제 20항에 있어서,
    상기 제 2 플라즈마 식각 공정은 500~2,000W의 소스 파워와, 0~100W의 바이어스 파워와, 2~30mTorr의 압력하에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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