JP2008166701A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】曲率半径の大きいプロファイルを有するリセスチャンネル構造を効果的に形成することができる半導体素子の製造方法を提供する。
【解決手段】半導体基板３１０にリセス領域を画成するハードマスク層パターンを形成し、ハードマスク層パターンを食刻マスクに半導体基板を選択食刻してリセスチャンネル構造３４０を形成し、ハードマスク層パターンを除去してリセスチャンネル構造３４０を含む半導体基板３１０を露出し、リセスチャンネル構造を埋め込むゲート電極３６４を形成する。選択食刻工程は食刻条件が異なる第１の異方性食刻と第２の等方性食刻からなる二段階のプラズマ食刻方法で行なう。
【選択図】図３ｆ

Description

本発明は半導体素子に関するものである。特に、本発明はリセストランジスタを含む半導体素子の製造方法に関するものである。
半導体素子の性能を向上させて製造コストを節減するよう半導体素子の集積度に対する必要が持続的に増加しているので、安定的に半導体素子のサイズを減少させることのできる技術が求められている。半導体素子の速度及び集積度を向上させるように素子のデザインルールを減少させてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のチャンネル長も減少した。しかし、このような素子のチャンネル長の減少は、ソース領域とドレイン領域の間の間隔を狭くする。このようなショートチャンネル効果（Short Channel Effect：ＳＣＥ）は、ソース領域とチャンネル領域の電圧に影響を及ぼすドレイン領域の電圧を効率的に制御することを難しくして能動スイッチ素子特性を劣化させた。さらに、平面ＭＯＳトランジスタ（Planar ＭＯＳＦＥＴ）は素子のサイズの縮小に構造的に限界があり、ショートチャンネル効果の発生の抑制が困難である。
リセスＦＥＴ（Field Effect Transistor）はゲート領域の下部の活性領域を陥没させ、これを埋め込むゲート電極を形成してチャンネルの長さを増加させた構造である。このような構造は、素子のデザインルールの減少に伴うチャンネル長の縮小を立体的に増加させることができるので、究極的に素子の面積を縮小させることのできる構造である。一方、半導体素子の高集積化で素子のサイズは減少する。したがって、リセスチャンネル構造の幅も狭くなりチャンネル下部の曲率半径も縮小される。結局、ここに電場（E-field）が集中され、ゲート絶縁膜の厚さが減少してしきい値電圧の制御が容易ではない。したがって、半導体素子の特性が劣化する。
リセストランジスタを含む半導体素子の製造方法に関するものである。一実施形態によれば、リセストランジスタはリセスチャンネル構造を備える。このようなリセスチャンネル構造は、食刻条件が異なる二段階のプラズマ食刻工程を行なって形成する。
本発明の一実施形態に係る半導体素子の製造方法は、
半導体基板にリセス領域を画成するハードマスク層パターンを形成する段階と、ハードマスク層パターンを食刻マスクに半導体基板を選択食刻してリセスチャンネル構造を形成するものの、選択食刻工程は食刻条件が異なる二段階のプラズマ食刻方法で行なわれる段階と、ハードマスク層パターンを除去してリセスチャンネル構造を含む半導体基板を露出する段階と、リセスチャンネル構造を埋め込むゲート電極を形成する段階とを含むことを特徴とする。
本発明に係る半導体素子の製造方法は、曲率半径の大きいプロファイルを有するリセスチャンネル構造を効果的に形成することができるという利点がある。さらに、第２の等方性プラズマ食刻工程で素子分離構造に隣接した半導体基板に形成される食刻ホーン（Horn）構造を抑制することができるという効果が得られる。なお、第２のリセス形成に対する食刻工程時にスペーサ形成の工程を省略することができるので、工程を単純化することができるという利点がある。
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図１は、本発明の一実施形態に係る半導体素子のレイアウトである。半導体素子は素子分離領域１２０により画成される活性領域１０２、リセスゲート領域１０４及びゲート領域１０６を含む。本発明の一実施形態によれば、リセスゲート領域１０４はゲート領域１０６内に位置する。さらに、リセスゲート領域１０４の線幅はゲート領域１０６のそれより狭い。
図２ａ〜図２ｇは、本発明に係る半導体素子を示した断面図である。ここで、図２ａ（i）〜図２ｇ（i）は図１のI−I’に沿う断面図であり、図２ａ（ii）〜図２ｇ（ii）は図１のII−II’に沿う断面図である。
図２ａ及び図２ｃに示されているように、半導体基板２１０の上部にパッド酸化膜２１２とパッド窒化膜２１４を形成する。素子分離マスク（図示省略）を食刻マスクにパッド窒化膜２１４、パッド酸化膜２１２及び半導体基板２１０の一部を食刻して図１に示した活性領域１０２を画成するトレンチ（図示省略）を形成する。半導体基板２１０の上部に素子分離用絶縁膜（図示省略）を形成してトレンチを埋め込む。パッド窒化膜２１４が露出するまで素子分離用絶縁膜を平坦化食刻して素子分離構造２２０を形成する。パッド窒化膜２１４を除去して素子分離構造２２０の高さを低める。半導体基板２１０の上部にハードマスク層２２２を形成する。特に、パッド酸化膜２１２と素子分離構造２２０の上部にハードマスク層２２２を形成する。
本発明の一実施形態によれば、素子分離用絶縁膜は酸化膜であるのが好ましい。さらに、素子分離用絶縁膜とトレンチの界面に熱酸化膜（図示省略）、ライナー窒化膜（図示省略）及びライナー酸化膜（図示省略）の積層構造をさらに形成するのが好ましい。本発明の他の実施形態によれば、ハードマスク層２２２はポリシリコン層、非晶質炭素（Amorphous Carbon）膜、窒化膜、シリコン窒酸化（ＳｉＯＮ）膜及びこれらの組合せでなる一群から選択されるいずれか１つで形成するのが好ましい。
図２ｃ及び図２ｄに示されているように、ハードマスク層２２２の上部に反射防止膜２２４を形成する。反射防止膜２２４の上部に感光膜（図示省略）を形成する。図１に示したリセスゲート領域１０４に対応するマスク（図示省略）を利用して感光膜を露光及び現像し、感光膜パターン２２６を形成する。感光膜パターン２２６を食刻マスクに下部の反射防止膜２２４、ハードマスク層２２２及びパッド酸化膜２１２を食刻して下部に半導体基板２１０を露出するリセス領域２３０を形成する。露出した半導体基板２１０と素子分離構造２２０を所定の厚さに食刻して第１のリセス２３２を形成する。感光膜パターン２２６、反射防止膜２２４及びハードマスク層２２２を除去する。
本発明の一実施形態によれば、反射防止膜２２４は有機反射防止（Organic Bottom Anti-Reflective Coating：ＯＢＡＲＣ）膜であるのが好ましい。さらに、第１のリセス２３２の形成のための食刻工程は異方性（Anisotropic）食刻方法で行なわれるのが好ましい。
図２ｅ〜図２ｇに示されているように、半導体基板２１０の上部表面に絶縁膜（図示省略）を形成する。絶縁膜を選択食刻して図２ｄに示した第１のリセス２３２内に半導体基板２１０とパッド酸化膜２１２の側壁にスペーサ２３６を形成する。スペーサ２３６を食刻マスクに第１のリセス２３２内に露出した半導体基板２１０の一部を食刻して第２のリセス２３４を形成する。第２のリセス２３４は楕円形または円形の形状を有するのが好ましい。
リセスチャンネル構造２４０は、図２ｄに示した第１のリセス２３２と第２のリセス２３４を含む。パッド酸化膜２１２とスペーサ２３６を除去してリセスチャンネル構造２４０を含む半導体基板２１０を露出する。露出した半導体基板２１０の上部にゲート絶縁膜２６０を形成する。半導体基板２１０の上部にゲート導電層２６２を形成してリセスチャンネル構造２４０を埋め込む。ゲート導電層２６２の上部にゲートハードマスク層２９０を形成する。図１に示したゲート領域１０６に対応するマスク（図示省略）でゲートハードマスク層２９０、ゲート導電層２６２及びゲート絶縁膜２６０をパターニングしてゲートハードマスク層パターン２９２とゲート電極２６４の積層構造を含むゲート構造物２９６を形成する。
本発明の一実施形態によれば、第２のリセス２３４の形成のための食刻工程はリセスチャンネル構造２４０の下部の曲率半径を大きくするため等方性食刻方法で行なわれるのが好ましい。さらに、ゲート導電層２６２は下部ゲート導電層２７０と上部ゲート導電層２８０の積層構造で形成されるのが好ましい。本発明の他の実施形態によれば、ゲート電極２６４は上部ゲート電極２８２と下部ゲート電極２７２を含む。
後述する本発明の一実施形態に係る半導体素子の製造方法は、従来の方法に比べてリセスチャンネル構造の下部の曲率半径を効果的に増加させることができる。さらに、このような半導体素子の製造方法はリセスチャンネル構造の食刻された半導体基板に発生するホーン（Horn）を防止することができる。
図３ａ〜図３ｆは、本発明の一実施形態に係る半導体素子を示した断面図である。ここで、図３ａ（i）〜図３ｆ（i）は図１のI−I’に沿う断面図であり、図３ａ（ii）〜図３ｆ（ii）は図１のII−II’に沿う断面図である。
図３ａに示されているように、半導体基板３１０の上部にパッド酸化膜３１２とパッド窒化膜３１４を形成する。素子分離マスク（図示省略）を食刻マスクにパッド窒化膜３１４、パッド酸化膜３１２及び半導体基板３１０の一部を食刻して図１に示した活性領域１０２を画成するトレンチ（図示省略）を形成する。半導体基板３１０の上部に素子分離用絶縁膜（図示省略）を形成してトレンチを埋め込む。パッド窒化膜３１４が露出するまで素子分離用絶縁膜を平坦化食刻して素子分離構造３２０を形成する。
本発明の一実施形態によれば、素子分離用絶縁膜は酸化膜であるのが好ましい。さらに、素子分離用絶縁膜とトレンチの界面に熱酸化膜（図示省略）、ライナー窒化膜（図示省略）及びライナー酸化膜（図示省略）の積層構造をさらに形成するのが好ましい。
図３ｂに示されているように、パッド窒化膜３１４及びパッド酸化膜３１２を除去して半導体基板３１０を露出する。素子分離構造３２０の高さを低める。半導体基板３１０の上部にハードマスク層（図示省略）を形成する。ハードマスク層の上部に反射防止膜（図示省略）を形成する。反射防止膜の上部に感光膜（図示省略）を形成する。図１に示したリセスゲート領域１０４に対応するマスク（図示省略）を利用して感光膜を露光及び現像し、感光膜パターン３２６を形成する。感光膜パターン３２６を食刻マスクに下部の反射防止膜を食刻して反射防止膜パターン３２４を形成する。反射防止膜パターン３２４を食刻マスクに下部のハードマスク層を食刻してハードマスク層パターン３２２を形成する。このとき、ハードマスク層パターン３２２は半導体基板３１０を露出するリセス領域３３０を画成する。
本発明の一実施形態によれば、ハードマスク層は酸化膜、窒化膜及びこれらの組合せでなる一群から選択されるいずれか１つで形成するのが好ましい。さらに、反射防止膜は有機反射防止（Organic Bottom Anti-Reflective Coating：ＯＢＡＲＣ）膜であるのが好ましい。本発明の他の実施形態によれば、反射防止膜パターン３２４の形成に対する食刻工程はＣＦ４、ＣＨＦ３、Ｏ２及びこれらの組合せでなる一群から選択されるガスを利用したプラズマ食刻方法で行なうのが好ましい。さらに、ハードマスク層パターン３２２の形成に対する食刻工程はＣＦ４、ＣＨＦ３及びこれらの組合せでなる一群から選択されるガスを利用したプラズマ食刻方法で行なわれるのが好ましい。
図３ｃに示されているように、感光膜パターン３２６と反射防止膜パターン３２４を除去する。ハードマスク層パターン３２２を食刻マスクに図３ｂに示したリセス領域３３０に露出した半導体基板３１０を食刻する。第１の異方性（Anisotropic）プラズマ食刻方法で露出した半導体基板３１０を食刻して第１のリセス３３２を形成する。第１のリセス３３２の側壁にポリマー保護層３３６を形成する。
本発明の一実施形態によれば、第１のプラズマ食刻工程はＮ２、Ｈ２、ＨＢｒ、Ｃｌ２、ＳｉＦ４及びこれらの組合せでなる一群から選択されるガスを利用する。さらに、第１のプラズマ食刻工程は３００Ｗ以上のソースパワーと、２０ｍＴｏｒｒ以下の圧力を含む工程条件下で行なわれるのが好ましい。他の実施形態で、第１のプラズマ食刻工程の食刻ガスはＨＢｒ／Ｃｌ２／Ｎ２／Ｈ２またはＨＢｒ／Ｃｌ２／Ｎ２／ＳｉＦ４の混合ガスであるのが好ましい。第１のプラズマ食刻工程で、ソースパワーは３００〜２,０００Ｗで、バイアスパワーは３００〜２,０００Ｗであり、圧力は２〜２０ｍＴｏｒｒで、ソースパワーとバイアスパワーの比は１：１〜３：１であるのが好ましい。なお、ＨＢｒとＣｌ２の混合比は２：１〜２０：１であり、ＨＢｒ／Ｃｌ２の混合ガスとＮ２の混合比は１０：１〜２０：１であるのが好ましい。
本発明の他の実施形態によれば、Ｈ２ガスまたはＳｉＦ４ガスの量はＮ２ガスのそれより少なく維持するのが好ましい。したがって、前記のような条件下の第１のプラズマ食刻工程時に、第１のリセス３３２内にポリマー保護層３３６が形成される。さらに、半導体基板と酸化膜に対する食刻選択比は５：１以上であるのが好ましい。したがって、第１のリセス３３２の形成時に素子分離構造３２０は殆ど食刻されない。
図３ｄに示されているように、第２の等方性（Isotropic）プラズマ食刻方法で第１のリセス３３２の下部を食刻して第２のリセス３３４を形成する。保護層３３６とハードマスク層パターン３２２を除去して半導体基板３１０を露出する。
本発明の一実施形態によれば、第２のプラズマ食刻工程はＦ−ラジカルガス、Ｏ２、Ｈｅ及びこれらの組合せでなる一群から選択されるガスを利用するのが好ましい。さらに、第２のプラズマ食刻工程は５００Ｗ以上のソースパワーと、３０ｍＴｏｒｒ以下の圧力下で行なわれるのが好ましい。他の実施形態で、Ｆ−ラジカルガスはＣＦ４、ＳＦ６またはＣＨＦ３であるのが好ましい。さらに、ソースパワーは５００〜２,０００Ｗで、バイアスパワーは０〜１００Ｗであり、圧力は２〜３０ｍＴｏｒｒであるのが好ましい。したがって、前記のような条件下で第２のリセス３３４の下部は隣接した第２のリセス３３４と十分分離される。さらに、第２のリセス３３４は大きい曲率半径を有するプロファイルを備える。したがって、第２のプラズマ食刻工程は素子分離構造３２０に隣接した半導体基板３１０で発生するホーン（Horn）を防止することができる（図３ｄ（ii）を参照）。
図３ｅ及び図３ｆに示されているように、露出した半導体基板３１０の上部にゲート絶縁膜３６０を形成する。半導体基板３１０の上部表面にゲート導電層３６２を形成してリセスチャンネル構造３４０を埋め込む。ゲート導電層３６２の上部にゲートハードマスク層３９０を形成する。図１に示したゲート領域１０６に対応するゲートマスク（図示省略）でゲートハードマスク層３９０、ゲート導電層３６２及びゲート絶縁膜３６０をパターニングしてゲート構造物３９６を形成する。ゲート構造物３９６は、ゲートハードマスク層パターン３９２とゲート電極３６４の積層構造を含む。
本発明の一実施形態によれば、リセスチャンネル構造３４０は第１のリセス３３２と第２のリセス３３４を含む。さらに、ゲート導電層３６２は下部のゲート導電層３７０と上部のゲート導電層３８０の積層構造で形成されるのが好ましい。他の実施形態で、ゲート電極３６４は上部のゲート電極３８２と下部のゲート電極３７２を含む。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
本発明の一実施形態に係る半導体素子のレイアウトである。 本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。 本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
符号の説明
１０２ 活性領域
１０４ リセスゲート領域
１０６ ゲート領域
１２０ 素子分離領域
２１０、３１０ 半導体基板
２１２、３１２ パッド酸化膜
２１４、３１４ パッド窒化膜
２２０、３２０ 素子分離構造
２２２ ハードマスク層
２２４ 反射防止膜
２２６、３２６ 感光膜パターン
２３０、３３０ リセス領域
２３２、３３２ 第１のリセス
２３４、３３４ 第２のリセス
２３６ スペーサ
２４０、３４０ リセスチャンネル構造
２６０、３６０ ゲート絶縁膜
２６２、３６２ ゲート導電層
２６４、３６４ ゲート電極
２７０、３７０ 下部ゲート導電層
２７２、３７２ 下部ゲート電極
２８０、３８０ 上部ゲート導電層
２８２、３８２ 上部ゲート電極
２９０、３９０ ゲートハードマスク層
２９２、３９２ ゲートハードマスク層パターン
２９６、３９６ ゲート構造物
３２２ ハードマスク層パターン
３２４ 反射防止膜パターン
３３６ ポリマー保護層

Claims (12)

  1. 半導体基板にリセス領域を画成するハードマスク層パターンを形成する段階と、
    前記ハードマスク層パターンを食刻マスクに前記半導体基板を選択食刻してリセスチャンネル構造を形成するものの、前記選択食刻工程は食刻条件が異なる二段階のプラズマ食刻方法で行なわれる段階と、
    前記ハードマスク層パターンを除去して前記リセスチャンネル構造を含む前記半導体基板を露出する段階と、
    前記リセスチャンネル構造を埋め込むゲート電極を形成する段階と、
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記ハードマスク層パターンは酸化膜、窒化膜及びこれらの積層構造でなる一群から選択されるいずれか１つで形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記半導体基板に対する選択食刻工程は、
    前記ハードマスク層パターンを食刻マスクに前記リセス領域の下部に露出した前記半導体基板に第１の異方性（Anisotropic）プラズマ食刻工程を行なって内部にポリマー保護層を備えた第１のリセスを形成する段階と、
    前記第１のリセス下部の前記半導体基板を第２の等方性（Isotropic）プラズマ食刻工程を行なって大きい曲率半径を有する第２のリセスを形成する段階と、
    前記ポリマー保護層を除去して前記リセスチャンネル構造を形成する段階と、
    を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記第１のプラズマ食刻工程はＨＢｒ、Ｃｌ２、Ｎ２、Ｈ２、ＳｉＦ４及びこれらの組合せでなる一群から選択される食刻ガスを利用して行なわれることを特徴とする請求項３に記載の半導体素子の製造方法。
  5. 前記第１のプラズマ食刻工程の食刻ガスはＨＢｒ／Ｃｌ２／Ｎ２／Ｈ２の混合ガス、またはＨＢｒ／Ｃｌ２／Ｎ２／ＳｉＦ４の混合ガスであることを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記混合ガスにおいて、ＨＢｒとＣｌ２の混合比は２：１〜２０：１であることを特徴とする請求項５に記載の半導体素子の製造方法。
  7. 前記混合ガスにおいて、ＨＢｒ／Ｃｌ２の混合ガスとＮ２ガスの混合比は１０：１〜２０：１であることを特徴とする請求項５に記載の半導体素子の製造方法。
  8. 前記混合ガスにおいて、Ｈ２ガスの量はＮ２ガスのそれより少ないことを特徴とする請求項５に記載の半導体素子の製造方法。
  9. 前記第１のプラズマ食刻工程は３００〜２,０００Ｗのソースパワーと、３００〜２,０００Ｗのバイアスパワーと、１：１〜３：１のソースパワー及びバイアスパワーの比率と、２〜２０ｍＴｏｒｒの圧力を含む工程条件下で行なわれることを特徴とする請求項３に記載の半導体素子の製造方法。
  10. 前記第２のプラズマ食刻工程はＣＦ４、ＳＦ６、ＣＨＦ３、Ｏ２、Ｈｅ及びこれらの組合せでなる一群から選択される食刻ガスで行なわれることを特徴とする請求項３に記載の半導体素子の製造方法。
  11. 前記第２のプラズマ食刻工程は５００〜２,０００Ｗのソースパワーと、０〜１００Ｗのバイアスパワーと、２〜３０ｍＴｏｒｒの圧力を含む工程条件下で行なわれることを特徴とする請求項３に記載の半導体素子の製造方法。
  12. 前記半導体基板に活性領域を画成する素子分離構造を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
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