JP2003197789A - フラッシュメモリセルの自己整列フローティングゲート形成方法 - Google Patents
フラッシュメモリセルの自己整列フローティングゲート形成方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【課題】 トレンチ絶縁膜にモウトが発生することを防
止し且つ後続の工程によって形成されるフローティング
ゲートのスペーシングを最小化することが可能なフラッ
シュメモリセルの自己整列フローティングゲート形成方
法を提供すること。 【解決手段】 半導体基板にトレンチを形成する段階
と、前記トレンチを埋め込むように、所定の突出部を有
するトレンチ絶縁膜を形成する段階と、全体構造上にキ
ャッピング層を形成する段階と、前記キャッピング層を
除去すると共に、前記トレンチ絶縁膜の突出部が所定の
幅を有するようにエッチング工程を行う段階と、全体構
造上に前記トレンチ絶縁膜の突出部を境界として孤立す
るフローティングゲートを形成する段階とを含んでな
る。
止し且つ後続の工程によって形成されるフローティング
ゲートのスペーシングを最小化することが可能なフラッ
シュメモリセルの自己整列フローティングゲート形成方
法を提供すること。 【解決手段】 半導体基板にトレンチを形成する段階
と、前記トレンチを埋め込むように、所定の突出部を有
するトレンチ絶縁膜を形成する段階と、全体構造上にキ
ャッピング層を形成する段階と、前記キャッピング層を
除去すると共に、前記トレンチ絶縁膜の突出部が所定の
幅を有するようにエッチング工程を行う段階と、全体構
造上に前記トレンチ絶縁膜の突出部を境界として孤立す
るフローティングゲートを形成する段階とを含んでな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
セルの自己整列フローティングゲート形成方法に関し、
特に、フラッシュメモリセルの自己整列フローティング
ゲート(Self aligned floating gate)形成時のモウト(M
oat)発生を防止することが可能なトレンチ絶縁膜形成方
法に関する。
セルの自己整列フローティングゲート形成方法に関し、
特に、フラッシュメモリセルの自己整列フローティング
ゲート(Self aligned floating gate)形成時のモウト(M
oat)発生を防止することが可能なトレンチ絶縁膜形成方
法に関する。
【０００２】
【従来の技術】一般に、フラッシュメモリセル(Flash m
emory cell)は素子分離工程としてＳＴＩ(Shallow Tren
ch Isolation)工程を用いて実現しているが、マスクパ
ターニング(Mask patterning)を用いたフローティング
ゲートの独立化(Isolation)工程時にマスク微小寸法(Cr
itical Dimension;ＣＤ)の変化(Variation)によってウ
ェーハ均一性(Wafer uniformity)が非常に不良であって
均一なフローティングゲートの実現が容易でなく、カッ
プリング比(Coupling ration)の変化によってメモリセ
ルのプログラム及び消去フェールなどの問題が発生して
いる。さらに、高集積化される設計特性上、０.１３μ
ｍ以下の小さいスペース具現時にマスク工程が一層難し
くなって均一なフローティングゲートの実現が重要な要
素として作用するフラッシュメモリセル製造工程が一層
さらに難しくなっている。
emory cell)は素子分離工程としてＳＴＩ(Shallow Tren
ch Isolation)工程を用いて実現しているが、マスクパ
ターニング(Mask patterning)を用いたフローティング
ゲートの独立化(Isolation)工程時にマスク微小寸法(Cr
itical Dimension;ＣＤ)の変化(Variation)によってウ
ェーハ均一性(Wafer uniformity)が非常に不良であって
均一なフローティングゲートの実現が容易でなく、カッ
プリング比(Coupling ration)の変化によってメモリセ
ルのプログラム及び消去フェールなどの問題が発生して
いる。さらに、高集積化される設計特性上、０.１３μ
ｍ以下の小さいスペース具現時にマスク工程が一層難し
くなって均一なフローティングゲートの実現が重要な要
素として作用するフラッシュメモリセル製造工程が一層
さらに難しくなっている。
【０００３】このような理由でフローティングゲートが
均一に形成されない場合、カップリング比の差異が激し
くなってメモリセルのプログラム及び消去時に過消去(O
ver erase)などの問題が発生することにより、素子特性
に悪い影響を及ぼしている。また、マスク工程の増加に
より製品の収率低下及びコスト上昇の原因になってい
る。そして、ＳＴＩ及びＤＴＩ(Deep Trench Isolatio
n)或いはＮＳ−ＬＯＣＯＳ(Nitride-Spacer Local Oxid
ation of Silicon)工程時に共に発生するモウト(Moat)
によって素子の不良化などが発生しているため、高集積
化されるフラッシュ素子においてモウトの発生していな
いセルを確保してカップリング比を高めることが最も重
要な問題として台頭している。
均一に形成されない場合、カップリング比の差異が激し
くなってメモリセルのプログラム及び消去時に過消去(O
ver erase)などの問題が発生することにより、素子特性
に悪い影響を及ぼしている。また、マスク工程の増加に
より製品の収率低下及びコスト上昇の原因になってい
る。そして、ＳＴＩ及びＤＴＩ(Deep Trench Isolatio
n)或いはＮＳ−ＬＯＣＯＳ(Nitride-Spacer Local Oxid
ation of Silicon)工程時に共に発生するモウト(Moat)
によって素子の不良化などが発生しているため、高集積
化されるフラッシュ素子においてモウトの発生していな
いセルを確保してカップリング比を高めることが最も重
要な問題として台頭している。
【０００４】
【発明が解決しようとする課題】従って、本発明は、か
かる問題を解決するために創案されたもので、その目的
は、トレンチ絶縁膜上にキャッピング層を形成した後、
エッチング工程を行ってトレンチ絶縁膜を所望の寸法(d
imension)だけエッチングすることにより、トレンチ絶
縁膜にモウトが発生することを防止し且つ後続の工程に
よって形成されるフローティングゲートのスペーシング
を最小化することが可能なフラッシュメモリセルの自己
整列フローティングゲート形成方法を提供することにあ
る。
かる問題を解決するために創案されたもので、その目的
は、トレンチ絶縁膜上にキャッピング層を形成した後、
エッチング工程を行ってトレンチ絶縁膜を所望の寸法(d
imension)だけエッチングすることにより、トレンチ絶
縁膜にモウトが発生することを防止し且つ後続の工程に
よって形成されるフローティングゲートのスペーシング
を最小化することが可能なフラッシュメモリセルの自己
整列フローティングゲート形成方法を提供することにあ
る。
【０００５】また、本発明の他の目的は、トレンチ絶縁
膜上にキャッピング層を形成してトレンチ絶縁膜の高さ
を高めることにより、後続の工程によって形成されるフ
ローティングゲートとコントロールゲート間のカップリ
ング比を改善することが可能なフラッシュメモリセルの
自己整列フローティングゲート形成方法を提供すること
にある。
膜上にキャッピング層を形成してトレンチ絶縁膜の高さ
を高めることにより、後続の工程によって形成されるフ
ローティングゲートとコントロールゲート間のカップリ
ング比を改善することが可能なフラッシュメモリセルの
自己整列フローティングゲート形成方法を提供すること
にある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明に係るフラッシュメモリセルの自己整列フロー
ティングゲート形成方法は、半導体基板にトレンチを形
成する段階と、前記トレンチを埋め込むように、所定の
突出部を有するトレンチ絶縁膜を形成する段階と、全体
構造上にキャッピング層を形成する段階と、前記キャッ
ピング層を除去すると共に、前記トレンチ絶縁膜の突出
部が所定の幅を有するようにエッチング工程を行う段階
と、全体構造上に前記トレンチ絶縁膜の突出部を境界と
して孤立するフローティングゲートを形成する段階とを
含んでなることを特徴とする。
の本発明に係るフラッシュメモリセルの自己整列フロー
ティングゲート形成方法は、半導体基板にトレンチを形
成する段階と、前記トレンチを埋め込むように、所定の
突出部を有するトレンチ絶縁膜を形成する段階と、全体
構造上にキャッピング層を形成する段階と、前記キャッ
ピング層を除去すると共に、前記トレンチ絶縁膜の突出
部が所定の幅を有するようにエッチング工程を行う段階
と、全体構造上に前記トレンチ絶縁膜の突出部を境界と
して孤立するフローティングゲートを形成する段階とを
含んでなることを特徴とする。
【０００７】
【発明の実施の形態】以下、添付図に基づいて本発明の
好適な実施例を詳細に説明する。
好適な実施例を詳細に説明する。
【０００８】図１乃至図５は本発明の実施例に係るフラ
ッシュメモリセルの自己整列フローティングゲート形成
方法を説明するために示す断面図である。
ッシュメモリセルの自己整列フローティングゲート形成
方法を説明するために示す断面図である。
【０００９】図１ａを参照すると、前処理洗浄工程によ
って洗浄された半導体基板１０上にパッド酸化膜１２及
びパッド窒化膜１４が順次形成される。この際、前処理
洗浄工程はＤＨＦ(Diluted HF；５０：１の比率でＨ２
Ｏによって希釈されたＨＦ溶液)またはＢＯＥ(Buffer O
xide Etchant；ＨＦとＮＨ４Ｆが１００：１または３０
０：１で混合された溶液)を用いて実施する。
って洗浄された半導体基板１０上にパッド酸化膜１２及
びパッド窒化膜１４が順次形成される。この際、前処理
洗浄工程はＤＨＦ(Diluted HF；５０：１の比率でＨ２
Ｏによって希釈されたＨＦ溶液)またはＢＯＥ(Buffer O
xide Etchant；ＨＦとＮＨ４Ｆが１００：１または３０
０：１で混合された溶液)を用いて実施する。
【００１０】また、パッド酸化膜１２は前記半導体基板
１０の上部表面の結晶欠陥または表面処理のために所定
の温度で乾式または湿式酸化方式を行うことにより形成
される。パッド窒化膜１４は、後続の工程によって形成
されるトレンチ絶縁膜の高さを最大限増加させるために
ＬＰ−ＣＶＤ(Low Pressure Chemical Vapor Depositio
n)方式で蒸着工程を行うことにより、少なくとも３００
０Åの厚さに形成される。
１０の上部表面の結晶欠陥または表面処理のために所定
の温度で乾式または湿式酸化方式を行うことにより形成
される。パッド窒化膜１４は、後続の工程によって形成
されるトレンチ絶縁膜の高さを最大限増加させるために
ＬＰ−ＣＶＤ(Low Pressure Chemical Vapor Depositio
n)方式で蒸着工程を行うことにより、少なくとも３００
０Åの厚さに形成される。
【００１１】図１ｂを参照すると、全体構造上にアイソ
レーションＩＳＯマスクを用いたＳＴＩ工程を行ってパ
ッド窒化膜１４、パッド酸化膜１２を含んだ半導体基板
１０の所定の部位をエッチングすることにより、半導体
基板１０の所定の部位が露出するようにトレンチ１６が
形成される。ここで、半導体基板１０はトレンチ１６に
よって活性領域と非活性領域（即ち、トレンチが形成さ
れた領域）に分離される。この際、トレンチ１６の内部
傾斜面は所定の傾斜角αを有し、パッド窒化膜１４はほ
ぼ垂直な断面形状（プロファイル）を有する。
レーションＩＳＯマスクを用いたＳＴＩ工程を行ってパ
ッド窒化膜１４、パッド酸化膜１２を含んだ半導体基板
１０の所定の部位をエッチングすることにより、半導体
基板１０の所定の部位が露出するようにトレンチ１６が
形成される。ここで、半導体基板１０はトレンチ１６に
よって活性領域と非活性領域（即ち、トレンチが形成さ
れた領域）に分離される。この際、トレンチ１６の内部
傾斜面は所定の傾斜角αを有し、パッド窒化膜１４はほ
ぼ垂直な断面形状（プロファイル）を有する。
【００１２】図１ｃを参照すると、ウォール(Wall)犠牲
(SACrificial;ＳＡＣ)酸化工程を乾式酸化方式で行って
トレンチ１６の内部面に位置したシリコンを成長させる
ことにより、トレンチ１６の内部面に犠牲酸化膜１８が
形成される。一方、ウォール犠牲（ＳＡＣ）酸化工程の
前に、トレンチ１６の内部面の自然酸化膜を除去するた
めにＤＨＦまたはＢＯＥを用いて前処理洗浄工程が行わ
れる。
(SACrificial;ＳＡＣ)酸化工程を乾式酸化方式で行って
トレンチ１６の内部面に位置したシリコンを成長させる
ことにより、トレンチ１６の内部面に犠牲酸化膜１８が
形成される。一方、ウォール犠牲（ＳＡＣ）酸化工程の
前に、トレンチ１６の内部面の自然酸化膜を除去するた
めにＤＨＦまたはＢＯＥを用いて前処理洗浄工程が行わ
れる。
【００１３】図２ａを参照すると、犠牲酸化膜１８の蒸
着ターゲットと同一の厚さを有するエッチングターゲッ
トで洗浄工程を行って犠牲酸化膜１８を除去した後、ト
レンチ１６の底面がラウンドとなるようにウォール酸化
工程を行うことにより、トレンチ１６の内部面にウォー
ル酸化膜２０が形成される。
着ターゲットと同一の厚さを有するエッチングターゲッ
トで洗浄工程を行って犠牲酸化膜１８を除去した後、ト
レンチ１６の底面がラウンドとなるようにウォール酸化
工程を行うことにより、トレンチ１６の内部面にウォー
ル酸化膜２０が形成される。
【００１４】図２ｂを参照すると、全体構造上にＤＣＳ
（ＳｉＨ２Ｃｌ２）を基本とするＨＴＯ(High Temperat
ure Oxide)を薄く蒸着した後、高温で緻密化工程を行う
ことにより、ライナー酸化膜２２が形成される。この
際、緻密化工程はライナー酸化膜２２の組織を緻密にし
てエッチング抵抗性を高め、ＳＴＩ工程時のモウト形成
を抑制し且つ漏洩電流を防止するために、少なくとも１
０００℃以上の高温で行われる。
（ＳｉＨ２Ｃｌ２）を基本とするＨＴＯ(High Temperat
ure Oxide)を薄く蒸着した後、高温で緻密化工程を行う
ことにより、ライナー酸化膜２２が形成される。この
際、緻密化工程はライナー酸化膜２２の組織を緻密にし
てエッチング抵抗性を高め、ＳＴＩ工程時のモウト形成
を抑制し且つ漏洩電流を防止するために、少なくとも１
０００℃以上の高温で行われる。
【００１５】図３ａを参照すると、全体構造上にトレン
チ絶縁膜用ＨＤＰ酸化膜を形成した後、平坦化工程ＣＭ
Ｐを行うことにより、トレンチ１６を埋め込むようにト
レンチ絶縁膜２４が形成される。この際、トレンチ絶縁
膜用ＨＤＰ酸化膜はトレンチ１６の内部にボイド(Void)
が発生しないようにするため、ギャップフィリング(Gap
filling)工程によって形成される。
チ絶縁膜用ＨＤＰ酸化膜を形成した後、平坦化工程ＣＭ
Ｐを行うことにより、トレンチ１６を埋め込むようにト
レンチ絶縁膜２４が形成される。この際、トレンチ絶縁
膜用ＨＤＰ酸化膜はトレンチ１６の内部にボイド(Void)
が発生しないようにするため、ギャップフィリング(Gap
filling)工程によって形成される。
【００１６】また、平坦化工程ＣＭＰはパッド窒化膜１
４をエッチングバリア層(Etch stopper)として用いてパ
ッド窒化膜１４が露出するまで行われる。次に。パッド
窒化膜１４の上部面に残存できるトレンチ絶縁膜２４を
除去するために、ＨＦまたはＢＯＥを用いた洗浄工程を
行うことにより、トレンチ絶縁膜２４はパッド窒化膜１
４より所定の厚さだけオーバーエッチ(Over etch)され
る。
４をエッチングバリア層(Etch stopper)として用いてパ
ッド窒化膜１４が露出するまで行われる。次に。パッド
窒化膜１４の上部面に残存できるトレンチ絶縁膜２４を
除去するために、ＨＦまたはＢＯＥを用いた洗浄工程を
行うことにより、トレンチ絶縁膜２４はパッド窒化膜１
４より所定の厚さだけオーバーエッチ(Over etch)され
る。
【００１７】図３ｂを参照すると、パッド酸化膜１２を
エッチングバリア層として用いたエッチング工程を行っ
てパッド酸膜１２が露出するまでトレンチ絶縁膜２４を
除いたパッド窒化膜１４をエッチングすることにより、
上部が突出部構造を有するトレンチ絶縁膜２４が形成さ
れる。この際、突出部を有するトレンチ絶縁膜２４の上
部の大きさは素子の集積度によって異なる可能性もある
が、一般に０.１８μｍテクノロジではパッド酸化膜１
２を基準として高さＨ１が８００〜２０００Å程度であ
り、幅Ｗ１が１８００〜２１００Å程度である。
エッチングバリア層として用いたエッチング工程を行っ
てパッド酸膜１２が露出するまでトレンチ絶縁膜２４を
除いたパッド窒化膜１４をエッチングすることにより、
上部が突出部構造を有するトレンチ絶縁膜２４が形成さ
れる。この際、突出部を有するトレンチ絶縁膜２４の上
部の大きさは素子の集積度によって異なる可能性もある
が、一般に０.１８μｍテクノロジではパッド酸化膜１
２を基準として高さＨ１が８００〜２０００Å程度であ
り、幅Ｗ１が１８００〜２１００Å程度である。
【００１８】図４ａを参照すると、全体構造上にキャッ
ピング層用ＨＤＰ酸化膜を用いた蒸着工程を行うことに
より、キャッピング層２６が形成される。この際、キャ
ッピング層２６はパッド酸化膜１２及びトレンチ絶縁膜
２４の突出部の上部に形成される部位「Ａ」の厚さとト
レンチ絶縁膜２４の突出部の外側壁上に形成される部位
「Ｂ」の厚さ間の蒸着厚さ比（Ａ：Ｂ）が３：１乃至１
０：１となるように形成される。ここで、キャッピング
層２６は部位「Ａ」の厚さを基準として３００〜８００
Åの厚さに形成される。
ピング層用ＨＤＰ酸化膜を用いた蒸着工程を行うことに
より、キャッピング層２６が形成される。この際、キャ
ッピング層２６はパッド酸化膜１２及びトレンチ絶縁膜
２４の突出部の上部に形成される部位「Ａ」の厚さとト
レンチ絶縁膜２４の突出部の外側壁上に形成される部位
「Ｂ」の厚さ間の蒸着厚さ比（Ａ：Ｂ）が３：１乃至１
０：１となるように形成される。ここで、キャッピング
層２６は部位「Ａ」の厚さを基準として３００〜８００
Åの厚さに形成される。
【００１９】また、キャッピング層２６は部位「Ｃ」の
エッチングを最小化するために、ほぼ垂直な形状に形成
することが重要であるが、これはキャッピング層２６の
蒸着工程時に部位「Ｃ」がオーバーエッチングされる
と、後続の第１ポリシリコン層の平坦化工程に多くの難
しさが発生し、ＡＣバイアスパワーによってトレンチ絶
縁膜２４の所定の部位がエッチングされて活性領域上に
再蒸着(Re-deposition)される現象が発生する。従っ
て、キャッピング層２６の蒸着工程時にＡＣバイアスパ
ワーを最小化し、或いはＡＣバイアスパワーを印加しな
いことが望ましい。
エッチングを最小化するために、ほぼ垂直な形状に形成
することが重要であるが、これはキャッピング層２６の
蒸着工程時に部位「Ｃ」がオーバーエッチングされる
と、後続の第１ポリシリコン層の平坦化工程に多くの難
しさが発生し、ＡＣバイアスパワーによってトレンチ絶
縁膜２４の所定の部位がエッチングされて活性領域上に
再蒸着(Re-deposition)される現象が発生する。従っ
て、キャッピング層２６の蒸着工程時にＡＣバイアスパ
ワーを最小化し、或いはＡＣバイアスパワーを印加しな
いことが望ましい。
【００２０】上述したようにキャッピング層２６の部位
「Ａ」を部位「Ｂ」より数倍厚く形成する理由は、後続
のトレンチ絶縁膜２４をエッチングするためのエッチン
グ工程時にトレンチ絶縁膜２４の突出部の幅Ｗ１の減少
に比べて高さＨ１の減少を最小化するためである。これ
は、トレンチ絶縁膜２４の突出部をエッチングするため
のエッチング工程時にモウトが発生する部位（即ち、パ
ッド酸化膜とトレンチ絶縁膜との境界面）とトレンチ絶
縁膜２４の突出部の上部のエッチング率を最小化してモ
ウトの発生を最大限抑制すると同時に、トレンチ絶縁膜
２４の突出部の上部の高さを最大限高く維持することに
より、後続の工程で形成されるフローティングゲートと
コントロールゲート間の接触面積を広めてカップリング
比を改善するためである。また、トレンチ絶縁膜２４の
突出部の側壁エッチング率を最大限高めて後続の工程に
よって形成されるフローティングゲートのスペーシング
を改善する。
「Ａ」を部位「Ｂ」より数倍厚く形成する理由は、後続
のトレンチ絶縁膜２４をエッチングするためのエッチン
グ工程時にトレンチ絶縁膜２４の突出部の幅Ｗ１の減少
に比べて高さＨ１の減少を最小化するためである。これ
は、トレンチ絶縁膜２４の突出部をエッチングするため
のエッチング工程時にモウトが発生する部位（即ち、パ
ッド酸化膜とトレンチ絶縁膜との境界面）とトレンチ絶
縁膜２４の突出部の上部のエッチング率を最小化してモ
ウトの発生を最大限抑制すると同時に、トレンチ絶縁膜
２４の突出部の上部の高さを最大限高く維持することに
より、後続の工程で形成されるフローティングゲートと
コントロールゲート間の接触面積を広めてカップリング
比を改善するためである。また、トレンチ絶縁膜２４の
突出部の側壁エッチング率を最大限高めて後続の工程に
よって形成されるフローティングゲートのスペーシング
を改善する。
【００２１】前記キャッピング層２６を形成するための
蒸着工程は、蒸着装備内の温度を３００〜４５０℃に維
持し、圧力を２.５〜６.５ｍＴｏｒｒに維持する状態で
蒸着装備内にシラン（ＳｉＨ４）、酸素及びアルゴンソ
ースガスをそれぞれ５０〜２００ｓｃｃｍ、５０〜３０
０ｓｃｃｍ及び５０〜３００ｓｃｃｍの流入量で流入さ
せる。また、ソースプラズマパワー(Source plasma pow
er)を２〜５ｋＷ程度で印加するとともに、半導体基板
１０の方向に印加されるバイアスパワーを２〜５ｋＷ程
度に最小化し或いはほぼ０Ｗにして、アルゴンイオンに
よる部位「Ｃ」のエッチングが最小化されるように実施
される。
蒸着工程は、蒸着装備内の温度を３００〜４５０℃に維
持し、圧力を２.５〜６.５ｍＴｏｒｒに維持する状態で
蒸着装備内にシラン（ＳｉＨ４）、酸素及びアルゴンソ
ースガスをそれぞれ５０〜２００ｓｃｃｍ、５０〜３０
０ｓｃｃｍ及び５０〜３００ｓｃｃｍの流入量で流入さ
せる。また、ソースプラズマパワー(Source plasma pow
er)を２〜５ｋＷ程度で印加するとともに、半導体基板
１０の方向に印加されるバイアスパワーを２〜５ｋＷ程
度に最小化し或いはほぼ０Ｗにして、アルゴンイオンに
よる部位「Ｃ」のエッチングが最小化されるように実施
される。
【００２２】図４ｂを参照すると、半導体基板１０の上
部面をエッチングバリア層としてパッド酸化膜１２が完
全に除去されるようにＢＯＥまたはＨＦを用いたエッチ
ング工程を行うことにより、キャッピング層２６を含ん
だパッド酸化膜１２が除去されると同時に、トレンチ絶
縁膜２４の突出部が所定の幅にエッチングされ、ニップ
ル形状を有するトレンチ絶縁膜２４が形成される。この
際、ニップル形状の突出部の高さＨ２は半導体基板１０
を基準として５００〜１８００Åとなり、幅Ｗ２は５０
０〜１２００Åとなる。
部面をエッチングバリア層としてパッド酸化膜１２が完
全に除去されるようにＢＯＥまたはＨＦを用いたエッチ
ング工程を行うことにより、キャッピング層２６を含ん
だパッド酸化膜１２が除去されると同時に、トレンチ絶
縁膜２４の突出部が所定の幅にエッチングされ、ニップ
ル形状を有するトレンチ絶縁膜２４が形成される。この
際、ニップル形状の突出部の高さＨ２は半導体基板１０
を基準として５００〜１８００Åとなり、幅Ｗ２は５０
０〜１２００Åとなる。
【００２３】上述したように、トレンチ絶縁膜２４の上
部にキャッピング層２６を形成した後、エッチングター
ゲットをキャッピング層２６の厚さだけ設定して洗浄工
程を行うことにより、所定の寸法だけトレンチ絶縁膜２
４のエッチングが可能である。従って、トレンチ絶縁膜
２４にモウトが発生することを防止することができ、後
続の工程によって形成されるフローティングゲート間の
スペーシングを最小化することができる。
部にキャッピング層２６を形成した後、エッチングター
ゲットをキャッピング層２６の厚さだけ設定して洗浄工
程を行うことにより、所定の寸法だけトレンチ絶縁膜２
４のエッチングが可能である。従って、トレンチ絶縁膜
２４にモウトが発生することを防止することができ、後
続の工程によって形成されるフローティングゲート間の
スペーシングを最小化することができる。
【００２４】次に、パッド酸化膜１２が除去された部位
に所定の湿式または乾式酸化工程を行ってスクリーン酸
化膜（図示せず）を形成した後、全体構造上にウェルイ
オン注入工程としきい値電圧イオン注入工程を行うこと
により、半導体基板１０の活性領域にウェル領域（図示
せず）と不純物領域（図示せず）が形成される。
に所定の湿式または乾式酸化工程を行ってスクリーン酸
化膜（図示せず）を形成した後、全体構造上にウェルイ
オン注入工程としきい値電圧イオン注入工程を行うこと
により、半導体基板１０の活性領域にウェル領域（図示
せず）と不純物領域（図示せず）が形成される。
【００２５】図５ａを参照すると、スクリーン酸化膜を
除去し、所定の蒸着工程を行って５０〜１００Åの厚さ
にトンネル酸化膜２８を形成した後、全体構造上にフロ
ーティングゲート用第１ポリシリコン層を蒸着する。次
に、トレンチ絶縁膜２４をエッチングバリア層として用
いる平坦化工程（ＣＭＰ）を行って第１ポリシリコン層
の所定の部位を研磨することにより、トレンチ絶縁膜２
４によって孤立したフローティングゲート３０が形成さ
れる。
除去し、所定の蒸着工程を行って５０〜１００Åの厚さ
にトンネル酸化膜２８を形成した後、全体構造上にフロ
ーティングゲート用第１ポリシリコン層を蒸着する。次
に、トレンチ絶縁膜２４をエッチングバリア層として用
いる平坦化工程（ＣＭＰ）を行って第１ポリシリコン層
の所定の部位を研磨することにより、トレンチ絶縁膜２
４によって孤立したフローティングゲート３０が形成さ
れる。
【００２６】図５ｂを参照すると、ＨＦまたはＢＯＥを
用いたエッチング工程を行って、フローティングゲート
３０の間に形成されたトレンチ絶縁膜２４を５００〜２
０００Åのエッチングターゲットでエッチングする。
用いたエッチング工程を行って、フローティングゲート
３０の間に形成されたトレンチ絶縁膜２４を５００〜２
０００Åのエッチングターゲットでエッチングする。
【００２７】次に、全体構造上にＯＮＯ(Oxide/Nitride
/Oxide)構造またはＯＮＯＮ(Oxide/Nitride/Oxide/Nitr
ide)構造の誘電体膜３２とコントロールゲート用第２ポ
リシリコン層３４を順次蒸着した後、所定のエッチング
工程を行ってパターニングすることにより、コントロー
ルゲート（図示せず）が形成される。
/Oxide)構造またはＯＮＯＮ(Oxide/Nitride/Oxide/Nitr
ide)構造の誘電体膜３２とコントロールゲート用第２ポ
リシリコン層３４を順次蒸着した後、所定のエッチング
工程を行ってパターニングすることにより、コントロー
ルゲート（図示せず）が形成される。
【００２８】
【発明の効果】以上述べたように、本発明は、トレンチ
絶縁膜の上部にキャッピング層を形成した後、エッチン
グ工程を行ってトレンチ絶縁膜を所望の寸法だけエッチ
ングすることにより、トレンチ絶縁膜にモウトが発生す
ることを防止し且つ後続の工程によって形成されるフロ
ーティングゲートのスペーシングを最小化することがで
きる。
絶縁膜の上部にキャッピング層を形成した後、エッチン
グ工程を行ってトレンチ絶縁膜を所望の寸法だけエッチ
ングすることにより、トレンチ絶縁膜にモウトが発生す
ることを防止し且つ後続の工程によって形成されるフロ
ーティングゲートのスペーシングを最小化することがで
きる。
【００２９】また、本発明は、フローティングゲートの
スペーシングが最小化されてフローティングゲートの幅
が増加することにより、プログラム及び消去特性を向上
させることができ、フローティングゲートの偏差を減ら
してカップリング比を最小化することができる。
スペーシングが最小化されてフローティングゲートの幅
が増加することにより、プログラム及び消去特性を向上
させることができ、フローティングゲートの偏差を減ら
してカップリング比を最小化することができる。
【００３０】また、本発明は、トレンチ絶縁膜がキャッ
ピング層の厚さだけ増加することにより、フローティン
グゲートを形成するための平坦化工程時に平坦化マージ
ンを確保することができる。
ピング層の厚さだけ増加することにより、フローティン
グゲートを形成するための平坦化工程時に平坦化マージ
ンを確保することができる。
【図１】本発明の実施例に係るフラッシュメモリセルの
自己整列フローティングゲート形成方法を説明するため
に示す断面図である。
自己整列フローティングゲート形成方法を説明するため
に示す断面図である。
【図２】本発明の実施例に係るフラッシュメモリセルの
自己整列フローティングゲート形成方法を説明するため
に示す断面図である。
自己整列フローティングゲート形成方法を説明するため
に示す断面図である。
【図３】本発明の実施例に係るフラッシュメモリセルの
自己整列フローティングゲート形成方法を説明するため
に示す断面図である。
自己整列フローティングゲート形成方法を説明するため
に示す断面図である。
【図４】本発明の実施例に係るフラッシュメモリセルの
自己整列フローティングゲート形成方法を説明するため
に示す断面図である。
自己整列フローティングゲート形成方法を説明するため
に示す断面図である。
【図５】本発明の実施例に係るフラッシュメモリセルの
自己整列フローティングゲート形成方法を説明するため
に示す断面図である。
自己整列フローティングゲート形成方法を説明するため
に示す断面図である。
１０ 半導体基板
１２ パッド酸化膜
１４ パッド窒化膜
１６ トレンチ
１８ 犠牲酸化膜
２０ ウォール酸化膜
２２ ライナー酸化膜
２４ トレンチ絶縁膜
２６ キャッピング層
２８ トンネル酸化膜
３０ フローティングゲート
３２ 誘電体膜
３４ 第2ポリシリコン層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 EP02 EP03 EP13 EP22 EP55
EP56 GA09 GA22 JA04 NA01
PR40
5F101 BA01 BA02 BA12 BA29 BA36
BB02 BD35 BD36
Claims (11)
- 【請求項１】 半導体基板にトレンチを形成する段階
と、前記トレンチを埋め込むように、所定の突出部を有
するトレンチ絶縁膜を形成する段階と、全体構造上にキ
ャッピング層を形成する段階と、前記キャッピング層を
除去すると共に、前記トレンチ絶縁膜の突出部が所定の
幅を有するようにエッチング工程を行う段階と、全体構
造上に前記トレンチ絶縁膜の突出部を境界として孤立す
るフローティングゲートを形成する段階とを含んでなる
とを特徴とするフラッシュメモリセルの自己整列フロー
ティングゲート形成方法。 - 【請求項２】 前記キャッピング層は、前記トレンチ絶
縁膜の両側壁上に形成される部位を除いた他の部位が前
記トレンチ絶縁膜の両側壁上に形成される部位より３〜
１０倍の厚さに形成されることを特徴とする請求項１記
載のフラッシュメモリセルの自己整列フローティングゲ
ート形成方法。 - 【請求項３】 前記キャッピング層は前記突出部の角部
位と対応して形成される部位が垂直に形成されることを
特徴とする請求項１記載のフラッシュメモリセルの自己
整列フローティングゲート形成方法。 - 【請求項４】 前記キャッピング層は蒸着とエッチング
が同時に行われるプラズマ蒸着工程で形成されることを
特徴とする請求項１記載のフラッシュメモリセルの自己
整列フローティングゲート形成方法。 - 【請求項５】 前記プラズマ蒸着工程は、シラン、酸素
及びアルゴンガスをそれぞれ５０〜２００ｓｃｃｍ、５
０〜３００ｓｃｃｍ及び５０〜３００ｓｃｃｍの流入量
で流入させた後、３００〜４５０℃の温度と２.５〜６.
５ｍＴｏｒｒの圧力下で行うことを特徴とする請求項４
記載のフラッシュメモリセルの自己整列フローティング
ゲート形成方法。 - 【請求項６】 前記プラズマ工程は前記突出部の角部位
と対応して形成される前記キャッピング層の角部位を垂
直に形成するために、バイアスパワーを０〜５ｋＷに調
節して行うことを特徴とする請求項４記載のフラッシュ
メモリセルの自己整列フローティングゲート形成方法。 - 【請求項７】 前記キャッピング層は３００〜８００Å
の厚さに形成されることを特徴とする請求項１記載のフ
ラッシュメモリセルの自己整列フローティングゲート形
成方法。 - 【請求項８】 前記キャッピング層はＨＤＰ酸化膜で形
成されることを特徴とする請求項１記載のフラッシュメ
モリセルの自己整列フローティングゲート形成方法。 - 【請求項９】 前記エッチング工程は前記キャッピング
層を形成するための蒸着ターゲットと同一の厚さを有す
るエッチングターゲットで行われることを特徴とする請
求項１記載のフラッシュメモリセルの自己整列フローテ
ィングゲート形成方法。 - 【請求項１０】 前記トレンチ形成の前に、前記半導体
基板上にパッド酸化膜及びパッド窒化膜を順次形成する
段階をさらに含むことを特徴とする請求項１記載のフラ
ッシュメモリセルの自己整列フローティングゲート形成
方法。 - 【請求項１１】 前記トレンチを形成した後、前記トレ
ンチの内部面に犠牲酸化膜を形成する段階と、前記犠牲
酸化膜を除去した後、ウォール酸化膜を形成する段階
と、前記トレンチの内部面にライナー酸化膜を形成する
段階とをさらに含むことを特徴とする請求項１記載のフ
ラッシュメモリセルの自己整列フローティングゲート形
成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR2001-83490 | 2001-12-22 |
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| Publication Number | Publication Date |
|---|---|
| JP2003197789A true JP2003197789A (ja) | 2003-07-11 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP2006049915A (ja) * | 2004-08-04 | 2006-02-16 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
| KR100854861B1 (ko) | 2006-12-27 | 2008-08-28 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조 방법 |
| JP2017500747A (ja) * | 2013-12-19 | 2017-01-05 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 自己整列浮遊及び消去ゲートを有する不揮発性メモリセル及びその製造方法 |
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| KR100426484B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 및 그의 제조방법 |
| KR100426483B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| KR100427537B1 (ko) * | 2002-06-04 | 2004-04-28 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 및 이를 이용한플래시 메모리 셀 제조 방법 |
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| CN1309053C (zh) * | 2004-03-26 | 2007-04-04 | 力晶半导体股份有限公司 | 闪速存储器的制造方法 |
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| KR100636031B1 (ko) * | 2005-06-30 | 2006-10-18 | 삼성전자주식회사 | 불휘발성 메모리 장치의 제조 방법. |
| KR100799029B1 (ko) * | 2005-07-26 | 2008-01-28 | 주식회사 하이닉스반도체 | 자기 정렬 플로팅 게이트를 갖는 플래쉬 메모리 소자의제조방법 |
| KR100666916B1 (ko) * | 2005-12-15 | 2007-01-10 | 삼성전자주식회사 | 도전성 구조물 형성 방법 |
| KR100763228B1 (ko) * | 2006-03-20 | 2007-10-04 | 삼성전자주식회사 | 비휘발성 반도체 메모리 소자의 제조 방법 |
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2002
- 2002-11-11 TW TW091133035A patent/TWI231567B/zh not_active IP Right Cessation
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