JP2001250871A

JP2001250871A - 不揮発性半導体記憶装置及びその製造方法

Info

Publication number: JP2001250871A
Application number: JP2000063714A
Authority: JP
Inventors: Hironobu Nakao; 広宣中尾; Kuniomi Matsumoto; 訓臣松本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-03-08
Filing date: 2000-03-08
Publication date: 2001-09-14

Abstract

(57)【要約】（修正有）【課題】メモリセルサイズを増大させることなくカッ
プリング比を高め、ひいては低消費電力化を実現するこ
とができる不揮発性半導体記憶装置を提供することを目
的とする。【解決手段】ＳＴＩ膜６による素子分離領域を有する
半導体基板１上にトンネル絶縁膜７を介して形成された
フローティングゲート２４、層間容量膜１３及びコント
ロールゲート１４ａからなるメモリセルが複数個配置さ
れ、前記フローティングゲート２４が、前記ＳＴＩ膜６
と略面一である第１電極９と、第２電極１１とから構成
されてなる不揮発性半導体記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に関し、より詳細には、フロー
ティングゲート及びコントロールゲートを有し、フロー
ティングゲート間に絶縁膜（例えば、ＳＴＩ（Shallow
Trench Isolation）膜）が配置された不揮発性半導体記
憶装置及びその製造方法に関する。

【０００２】

【従来の技術】従来から、フローティングゲート及びコ
ントロールゲートを有する不揮発性半導体記憶装置にお
いて、セル面積の縮小化、書き込み動作及び消去動作の
低電圧化等に対して、種々の方法が提案されている。例
えば、セル面積の縮小化は、メモリセル間の素子分離領
域の形成方法として特開平１０−３３５４９７号公報に
示されるように、ＳＴＩ技術を用いた素子分離法により
実現することができる。

【０００３】以下に、このＳＴＩ技術を適用した場合の
不揮発性半導体記憶装置の製造方法について図４〜７に
基づいて説明する。なお、図４はこの不揮発性半導体装
置の平面図、図５（ａ）〜図７（ｌ）は図４のＸ−Ｘ’
方向の製造工程断面図、図５（ａ’）〜図７（ｌ’）は
図４のＹ−Ｙ’方向の製造工程断面図を示している。ま
ず、図５（ａ）及び（ａ’）に示したように、Ｐ型半導
体基板３１上に第１酸化膜３２、シリコン窒化膜３３を
順次形成する。その上に、公知の方法、例えば、フォト
リソグラフィ技術によりレジストをパターニングしてレ
ジストパターン３４を形成する。

【０００４】次に、図５（ｂ）及び（ｂ’）に示したよ
うに、レジストパターン３４をマスクとして用いて、シ
リコン窒化膜３３、第１酸化膜３２を順次エッチングす
る。レジスト３４を除去した後、シリコン窒化膜３３を
マスクとして半導体基板３１を深くエッチバックする。

【０００５】さらに、図５（ｃ）及び（ｃ’）に示した
ように、全面に第２酸化膜３５を形成する。

【０００６】続いて、図５（ｄ）及び（ｄ’）に示した
ように、例えば、ＣＭＰ（化学的機械的研磨）法によっ
て第２酸化膜３５をシリコン窒化膜３３が露出するまで
研磨し、第２酸化膜３５をシリコン窒化膜３３に対して
平坦化する。

【０００７】その後、図５（ｅ）及び（ｅ’）に示した
ように、シリコン窒化膜３３、第１酸化膜３２を取り除
き、ＳＴＩ膜３６を形成する。

【０００８】次に、図５（ｆ）及び（ｆ’）に示したよ
うに、得られた半導体基板３１上に、トンネル絶縁膜３
７、燐ドープポリシリコン膜３８を形成する。

【０００９】その上に、図６（ｇ）及び（ｇ’）に示し
たように、公知の方法によりレジストパターン３９を形
成する。このレジストパターン３９をマスクとして用い
て、ポリシリコン膜３８をエッチングして第１ポリシリ
コンパターン４０を形成する。

【００１０】次に、図６（ｈ）及び（ｈ’）に示したよ
うに、得られた半導体基板３１上に、シリコン酸化膜、
シリコン窒化膜、シリコン酸化膜を順次堆積することに
より、フローティングゲートとコントロールゲートとの
間の誘電膜となるＯＮＯ膜４１を形成し、さらに、その
上に、燐ドープポリシリコン膜４２を堆積する。

【００１１】その上に、図６（ｉ）及び（ｉ’）に示し
たように、公知の方法によりレジストパターン４３を形
成する。このレジストパターン４３をマスクとして用い
て、ポリシリコン膜４２、ＯＮＯ膜４１、第１ポリシリ
コンパターン４０を順次エッチングして、コントロール
ゲート４５及びフローティングゲート４４を形成する。

【００１２】レジストパターン４３を除去した後、図６
（ｊ）及び（ｊ’）に示したように、その上に再度レジ
ストパターン４６を形成し、このレジストパターン４６
をマスクとして用いて、素子分離のための絶縁膜３６ａ
を選択的に取り除く（図４参照）。さらに選択的に取り
除かれた領域にコントロールゲート４５をマスクとして
用いて、例えば、燐イオン、砒素イオンを順次注入し、
低濃度不純物拡散層４７、高濃度不純物拡散層４８を形
成する。

【００１３】レジスト４６を除去した後、図７（ｋ）及
び（ｋ’）に示したように、コントロールゲート４５を
マスクとして用いて、例えば、砒素をイオン注入し、高
濃度不純物拡散層（ドレイン）４９を形成する。

【００１４】その後、図７（ｌ）及び（ｌ’）に示した
ように、公知の技術により、層間絶縁膜５０、コンタク
ト５１及びメタル配線５２を形成し、半導体記憶装置を
完成する。

【００１５】また、書き込み動作及び消去動作の低電圧
化は、例えば、特開平９−１０２５５４号公報に示され
ているような不揮発性半導体装置により実現することが
できる。この装置においては、カップリング比（Ｃ２
／（Ｃ１＋Ｃ２）；ここで、Ｃ1 はフローティングゲー
ト−半導体基板間の結合容量、Ｃ２はフローティングゲ
ート−コントロールゲート間の結合容量である）を増大
させている。以下に、このカップリング比を増大させ、
ＳＴＩ技術を適用した場合の不揮発性半導体記憶装置の
製造方法について図８〜１０に基づいて説明する。な
お、図８はこの不揮発性半導体装置の平面図、図９
（ａ）〜図１０（ｇ）は図８のＸ−Ｘ’方向の製造工程
断面図、図９（ａ’）〜図１０（ｇ’）は図８のＹ−
Ｙ’方向の製造工程断面図を示している。

【００１６】まず、図５（ａ）、（ａ’）〜図６
（ｇ）、（ｇ’）の方法と同様に、Ｐ型半導体基板６１
上にＳＴＩ膜６６、トンネル絶縁膜６７、第１ポリシリ
コンパターン７０等を形成する。次に、図９（ａ）及び
（ａ’）に示したように、得られた半導体基板６１上全
面に、シリコン酸化膜７１を形成し、図９（ｂ）及び
（ｂ’）に示したように、第１ポリシリコンパターン７
０が露出するまでシリコン酸化膜７１をエッチバックし
て、第１ポリシリコンパターン７０間のスペースに、埋
め込み絶縁膜７２を形成する。この際、第１ポリシリコ
ンパターン７０の側壁が一部露出する程度に埋め込み絶
縁膜７２を配置させる。次に、図９（ｃ）及び（ｃ’）
に示したように、ゲートカップリング比を上げるため
に、半導体基板３１上全面に、燐ドープポリシリコン膜
７３を堆積し、図９（ｄ）及び（ｄ’）に示したよう
に、このポリシリコン膜７３をエッチバックすることに
より、第１ポリシリコンパターン７０の側壁に、フロー
ティングゲートの突起部（サイドウォール）となる第２
ポリシリコンパターン７４を形成する。

【００１７】続いて、図１０（ｅ）及び（ｅ’）に示し
たように、得られた半導体基板６１上にＯＮＯ膜７５、
燐ドープポリシリコン膜７６を順次堆積する。その上
に、図１０（ｆ）及び（ｆ’）に示したように、公知の
方法によりレジストパターン７７を形成し、このレジス
トパターン７７をマスクとして用いて、ポリシリコン膜
７６、ＯＮＯ膜７５、ポリシリコン膜７４を順次エッチ
ングして、コントロールゲート７９及びフローティング
ゲート７８を形成する。

【００１８】レジスト７７を除去した後、図６（ｊ）及
び（Ｊ’）、図７（ｋ）及び（ｋ’）と同様の方法で、
低濃度不純物拡散層８１、高濃度不純物拡散層８２及び
高濃度不純物拡散層（ドレイン）８３を形成する。

【００１９】その後、図１０（ｇ）及び（ｇ’）に示し
たように、公知の技術により、層間絶縁膜８４及びメタ
ル配線８６を形成し、半導体記憶装置を完成する。

【００２０】上記のように、カップリング比Ｃ２／
（Ｃ１＋Ｃ２）を増大させたソース／ドレイン非対称
の不揮発性半導体記憶装置の等価回路図を図１１に示
す。

【００２１】図１１において、Ｔｒ．００〜Ｔｒ．２２
はフローティングゲートを有するメモリセルであり、Ｗ
Ｌ０〜ＷＬ２はメモリセルのコントロールゲートと接続
されたワード線、ＢＬ０〜ＢＬ２はメモリセルのドレイ
ン拡散層と接続されたメタル配線で形成されるビット
線、ＳＳはメモリセルのソース拡散層と接続されたソー
スストラップ線である。ワード線ＷＬ０はＴｒ．００、
Ｔｒ．０１、Ｔｒ．０２のコントロールゲートと、ワー
ド線ＷＬ１はＴｒ．１０、Ｔｒ．１１、Ｔｒ．１２のコ
ントロールゲートと（以下省略）それぞれ接続されてい
る。また、ビット線ＢＬ１はＴｒ．０１、Ｔｒ．１１、
Ｔｒ．２１のドレインに接続されており、ビット線ＢＬ
２はＴｒ．０２、Ｔｒ．１２、Ｔｒ．２２のドレインに
接続されている。ソースストラップ線ＳＳは全メモリセ
ルのソース拡散層と接続されている。

【００２２】また、図１１におけるＴｒ．１１を選択し
たときの読み出し、書き込み及び消去の動作電圧を表１
に示す。

【００２３】

【表１】

【００２４】さらに、図１２はＴｒ．１１を選択して読
み出す状態、図１３はＴｒ．１１を選択して書き込む状
態、図１４は全てをメモリセル消去する状態を示す。な
お、メモリセルの書き込みの定義をＶｔｈ＞５Ｖ、消去
の定義をＶｔｈ＜３Ｖとする。読み出し時においては、
図１２及び表１に示したように、コントロールゲートに
４Ｖ印加し、基板とソースとを接地し、ドレインに１Ｖ
印加することで電流ｉが流れ、メモリセルの情報を読み
出すことができる。

【００２５】書き込み時においては、図１３及び表１に
示したように、Ｔｒ．１１の書き込みには、コントロー
ルゲートに１２Ｖ印加し、基板を接地し、ドレインに５
Ｖ印加することでドレイン近隣にホットエレクトロンを
発生させることができる。コントロールゲートおよびド
レインに片方でも十分な高さの電圧が印加されていない
場合にはホットエレクトロンを発生させることはでき
ず、その結果、選択されたセルのみに書き込みが行われ
る。

【００２６】消去時においては、図１４及び表１に示し
たように、コントロールゲートに−１２Ｖ印加し、ドレ
インをフロートにし、基板を接地し、ソースに５Ｖ印加
することでソース拡散層とフローティングゲートのオー
バーラップ領域の薄い酸化膜に流れるＦＮトンネル電流
を用いて、フローティングゲートから電子を引き抜くこ
とができる。フラッシュメモリではメモリセル全てに上
記電圧を印加し一括して消去が行われる。

【００２７】

【発明が解決しようとする課題】図４の不揮発性半導体
装置において、カップリング比を増大させようとする
と、フローティングゲート４４のＳＴＩ３６上へのオー
バーラップ長を大きくすることを要し、そのためには、
図１５に示したように、ＳＴＩ膜５６表面と半導体基板
５８表面との段差Ｋを大きくする必要がある。つまり、
フローティングケート５７のＳＴＩ膜５６上へのオーバ
ーラップ長を、垂直方向でかせぐ必要がある。

【００２８】しかし、段差Ｋが大きくなると、フローテ
ィングゲート５７端の角部形状が鋭角となり、このよう
な鋭角の角部を被覆するようにＯＮＯ膜５９を形成する
と、物理的ストレスが大きくなる等によって、その膜質
が著しく劣化する。また、ＯＮＯ膜５９が薄膜化するこ
とで、さらに耐圧などの特性が損なわれる。このような
ことから、フローティングゲート５７端の角部形状を直
角又は鋭角とせざるをえず、そのためにセル面積が増大
するという問題がある。

【００２９】また、図８の不揮発性半導体装置において
は、さらにカップリング比を増大させようとすると、図
１６に示したように、フローティングゲート５９の突起
部となる第２ポリシリコンパターン６０が、隣接するフ
ローティングゲート５９側壁の第２ポリシリコンパター
ン６０と短絡しやすくなり、短絡に至った場合には半導
体記憶装置の不良を招く。つまり、この半導体装置にお
いては、フローティングゲート５９間のスペースが突起
部となる第２ポリシリコンパターン６０の膜厚の約３倍
以上なければ、第２ポリシリコンパターン６０が短絡し
てしまう。よって、このようなスペースの確保のため
に、半導体記憶装置を微細化することが困難となるとい
う問題がある。

【００３０】さらに、第２ポリシリコンパターン６０
は、ポリシリコン膜を反応性イオンエッチングによりエ
ッチバックすることによって形成されるが、その表面
は、エッチングダメージにより表面荒さが増幅される。
特に結晶粒界はその化学的結合力の弱さから表面荒さが
増幅されやすく、化学構造上の理由から不純物としてド
ープされた燐が偏析しやすくなる。よって、このような
第２ポリシリコンパターン６０表面にＯＮＯ膜を形成す
ると、特にフローティングゲートの直上に形成されるシ
リコン酸化膜の膜質を著しく劣化させる。一方、第２ポ
リシリコンパターン６０を単結晶シリコンによって形成
することにより、表面荒さや燐の偏析を抑制することは
可能であるが、単結晶シリコン膜を形成するためには、
まず、低温でアモルファスシリコン膜を形成し、その
後、６００℃程度の温度で１０時間程度以上アニールす
ることにより単結晶化することが必要であり、製造工程
が煩雑となり、実用的でないという問題もある。

【００３１】本発明は上記課題に鑑みなされたものであ
り、フローティングゲート及びコントロールゲートを有
する半導体記憶装置において、フローティングゲートを
素子分離領域上に自己整合的に形成することにより、メ
モリセルの微細化を図るとともに、フローティングゲー
ト−コントロールゲート間の高品質な誘電膜を有する不
揮発性半導体記憶装置及びその製造方法を提供すること
を目的とする。

【００３２】

【課題を解決するための手段】本発明によれば、ＳＴＩ
膜による素子分離領域を有する半導体基板上にトンネル
絶縁膜を介して形成されたフローティングゲート、層間
容量膜及びコントロールゲートからなるメモリセルが複
数個配置され、前記フローティングゲートが、前記ＳＴ
Ｉ膜と略面一である第１電極と、第２電極とから構成さ
れてなる不揮発性半導体記憶装置が提供される。

【００３３】また、本発明によれば、（ａ）半導体基板
上に素子分離領域を形成し、（ｂ）得られた半導体基板
上全面にトンネル絶縁膜、第１電極となる第1導電膜を
堆積し、前記素子分離領域の表面と略面一になるように
前記第1導電膜をエッチングし、（ｃ）得られた半導体
基板上全面に第２電極となる第２導電膜を堆積し、該第
２導電膜を所定の形状にパターニングし、（ｄ）前記半
導体基板上全面に層間容量膜とコントロールゲートとな
る第３導電膜を堆積し、該第３導電膜、層間容量膜、第
２導電膜及び第１導電膜を所定の形状にパターニングし
てコントロールゲート及びフローティングゲートを形成
する不揮発性半導体記憶装置の製造方法が提供される。

【００３４】

【発明の実施の形態】本発明の不揮発性半導体記憶装置
は、半導体基板上に、主としてフローティングゲート、
層間容量膜及びコントロールゲートからなるメモリセル
が複数個配置されて構成される。

【００３５】本発明において使用される半導体基板とし
ては、通常、半導体記憶装置に使用されるものであれば
特に限定されるものではなく、例えば、シリコン、ゲル
マニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、Ｚ
ｎＳｅ等の化合物半導体が挙げられる。なかでもシリコ
ンが好ましい。また、半導体基板は、ｐ型又はｎ型の不
純物がドーピングされていることが好ましい。

【００３６】この半導体基板上には、素子分離領域が形
成されていることが好ましく、さらにトランジスタ、キ
ャパシタ、抵抗等の素子、層間絶縁膜、これらによる回
路、半導体装置等が形成されていてもよい。素子分離領
域は、例えば、ＬＯＣＯＳ素子分離、トレンチ素子分
離、ＳＴＩ等により形成することができ、なかでもＳＴ
Ｉ膜により形成されていることが好ましい。ここで、Ｓ
ＴＩ膜とは、一般に浅いトレンチ素子分離膜を意味する
が、その一部が半導体基板内に形成されたトレンチに埋
め込まれ、一部が半導体基板表面から突出している絶縁
膜により形成されていることが好ましい。半導体基板内
に埋め込まれる深さは、例えば、３００〜５００ｎｍ程
度、半導体基板表面から突出している高さは、例えば５
０〜２００ｎｍ程度が挙げられる。

【００３７】フローティングゲートは、第１電極と第２
電極とにより構成される。第１電極は、素子分離領域、
例えば、ＳＴＩ膜と略面一で形成されている。第２電極
は、第１電極と接続されていればどのような位置に、ど
のような形状／大きさで形成されていてもよい。例え
ば、第２電極が第１電極上に形成されており、第１電極
の全表面を覆うように第１電極と同じ形状／大きさであ
る場合、第１電極の全表面を覆い、さらにその外周の一
部又は全部を覆うような形状／大きさである場合等が挙
げられる。なかでも、第１電極が矩形であって、第２電
極が第１電極の全表面を覆うとともに縦又は横方向のい
ずれかの外周を覆うような形状／大きさが好ましい。

【００３８】第１及び第２電極は、例えば、ポリシリコ
ン；銅、アルミニウム等の金属；タングステン、タンタ
ル、チタン等の高融点金属；高融点金属とのシリサイ
ド；ポリサイド等の導電膜により形成することができ
る。膜厚は、いずれの電極も、例えば、５０〜１５０ｎ
ｍ程度が挙げられる。第１及び第２電極は、同じ導電膜
及び／又は同じ膜厚であってもよいし、異なる導電膜及
び／又は異なる膜厚であってもよい。なお、フローティ
ングゲートは、半導体基板上にトンネル絶縁膜を介して
配置していることが好ましい。トンネル絶縁膜は、例え
ば、シリコン酸化膜、シリコン窒化膜、これらの積層膜
等により形成することができる。膜厚は、例えば、７〜
１５ｎｍ程度が挙げられる。

【００３９】容量絶縁膜は、通常キャパシタの絶縁膜と
して使用されるものであればその材料は特に限定される
ものではなく、例えば、シリコン酸化膜、シリコン窒化
膜、これらの積層膜；強誘電体膜等により形成すること
ができる。膜厚は、例えば１０〜２０ｎｍ程度が挙げら
れる。

【００４０】コントロールゲートは、フローティングゲ
ートを覆うような形状に形成されており、フローティン
グゲートと自己整合的に形成されていることが好まし
い。コントロールゲートは、第１及び第２電極として例
示された材料と同様の材料により形成することができ、
第１及び第２電極と同じ材料及び／同じ膜厚であっても
よいし、異なる材料及び／又は異なる膜厚であってもよ
い。なかでも、高融点金属のシリサイド膜で形成されて
いることが好ましい。膜厚は、例えば、１００〜３００
ｎｍ程度が挙げられる。

【００４１】また、本発明の不揮発性半導体記憶装置の
製造方法は、まず、工程（ａ）において、半導体基板上
に素子分離領域を形成する。ここでの素子分離領域を形
成する方法としては、ＬＯＣＯＳ法、トレンチ素子分離
法、ＳＴＩ法等が挙げられる。

【００４２】例えば、ＳＴＩ法では、まず、半導体基板
を、酸素雰囲気下又は空気中で、８００〜１０００℃程
度の温度範囲で、１０〜３０分間程度の熱処理すること
により、膜厚１０〜３０ｎｍ程度の第１絶縁膜（例え
ば、シリコン酸化膜等）を形成し、この上に、ＣＶＤ法
により、膜厚１００〜３００ｎｍ程度の第２絶縁膜（例
えば、シリコン窒化膜等）を形成し、第２絶縁膜を所望
の形状にパターニングする。パターニングは、公知のフ
ォトリソグラフィ及びエッチング工程により、レジスト
パターンを形成し、これをマスクとして用いて行うこと
ができる。

【００４３】次いで、公知の方法によってレジストパタ
ーンを剥離した後、さらに第２絶縁膜をマスクにして第
１絶縁膜をエッチングし、さらに半導体基板をエッチン
グしてトレンチを形成する。この場合の半導体基板のト
レンチの深さは、特に限定されるものでなく、例えば、
３００〜５００ｎｍ程度が挙げられる。

【００４４】さらに、得られた半導体基板上全面に、Ｃ
ＶＤ法、プラズマＣＶＤ法等により、膜厚４００〜８０
０ｎｍ程度の第３絶縁膜（例えば、シリコン酸化膜等）
を形成し、この第３絶縁膜を、第２絶縁膜が露出するま
でエッチバックする。ここでのエッチバックは、第２及
び第３絶縁膜の材料、膜質等により、適宜選択すること
ができる。例えば、ＲＩＥ法等のドライエッチング、Ｃ
ＭＰ法等種々の方法が挙げられる。なかでも、第２絶縁
膜としてシリコン窒化膜、第３絶縁膜としてＨＤＰ（高
密度プラズマ）−ＣＶＤシリコン酸化膜を用いた場合に
は、ＣＭＰ法等が好ましい。

【００４５】その後、第２絶縁膜及び第１絶縁膜を剥離
する。第２絶縁膜としてシリコン窒化膜を用いた場合に
は、熱リン酸を用いたウェットエッチングが好ましい。
また、第１絶縁膜として熱酸化法によるシリコン酸化膜
を用いた場合には、希フッ酸を用いたウェットエッチン
グが好ましい。これらの一連の工程により、ＳＴＩ膜に
よる素子分離領域を半導体基板に形成することができ
る。なお、ＬＯＣＯＳ法、トレンチ素子分離法は、公知
の方法にしたがって行うことができる。

【００４６】工程（ｂ）において、得られた半導体基板
上全面にトンネル絶縁膜、第１電極となる第1導電膜を
堆積し、前記素子分離領域の表面と略面一になるように
前記第1導電膜をエッチングする。トンネル絶縁膜は、
公知の方法、例えば、シリコン酸化膜を熱酸化法等によ
って形成することができる。

【００４７】また、第１電極となる第１導電膜は、例え
ば、真空蒸着法、ＣＶＤ法、スパッタ法等により形成す
ることができる。

【００４８】第１導電膜をエッチングする方法として
は、第１導電膜の材料、膜質等により適宜選択すること
ができる。例えば、ＲＩＥ法等のドライエッチング、Ｃ
ＭＰ法等、種々の方法が挙げられる。なかでも、ＣＭＰ
法が好ましい。これにより、第１導電膜と素子分離領域
の表面と平坦化することができる。なお、この工程の
後、さらに第１導電膜の側壁の一部が露出するように、
素子分離領域を若干エッチングする工程を追加してもよ
い。この際の素子分離領域のエッチングは、素子分離膜
を選択的に除去できる方法を選択することが好ましく、
除去する素子分離領域の膜厚は、１０〜１００ｎｍ程度
が挙げられる。

【００４９】工程（ｃ）において、得られた半導体基板
上全面に第２電極となる第２導電膜を堆積し、この第２
導電膜を所定の形状にパターニングする。第２電極は、
第１電極と同様の方法で堆積することができる。第２導
電膜のパターニングは、公知のフォトリソグラフィ及び
エッチング工程により、所望の形状のパターンニング用
レジストを形成し、このレジストマスクを用いて行うこ
とができる。

【００５０】工程（ｄ）において、半導体基板上全面に
層間容量膜とコントロールゲートとなる第３導電膜を堆
積し、この第３導電膜、層間容量膜、第２導電膜及び第
１導電膜を所定の形状にパターニングする。容量絶縁膜
及び第３導電膜は、上記した方法と同様の方法で形成す
ることができる。また、パターニングは、上記した方法
と同様の方法で行うことができる。これらの工程によ
り、第１導電膜を下層フローティングゲートとし、第２
導電膜を上層フローティングゲートとして一体的なフロ
ーティングゲートを形成することができるとともに、フ
ローティングゲートとコントロールートとを互いに自己
整合的に形成することができる。

【００５１】なお、本発明の不揮発性半導体記憶装置の
製造方法においては、所望の工程前、中、後に、ソース
／ドレイン領域形成のための低濃度及び／又は高濃度不
純物層のイオン注入を行うことが好ましい。この場合の
イオン注入は、不純物層がフローティングゲートの両側
で対称に形成されるように行ってもよいし、非対称に形
成されるように行ってもよい。また、所望の工程の前、
中、後に、絶縁膜の形成、コンタクトの形成、配線の形
成等、通常半導体装置を完成させるために必要な種々の
工程を適宜行うことが好ましい。

【００５２】以下に、本発明の半導体記憶装置びその製
造方法の実施の形態を図面に基づいて具体的に説明す
る。なお、この不揮発性半導体記憶装置の平面図は図４
と実質的に同一であり、図１（ａ）〜図３（ｎ）は図４
のＸ−Ｘ’方向の製造工程断面図、図１（ａ’）〜図３
（ｎ’）は図４のＹ−Ｙ’方向の製造工程断面図であ
る。

【００５３】まず、図１（ａ）及び（ａ’）に示したよ
うに、Ｐ型半導体基板１上に熱酸化法により第１酸化膜
２を膜厚２０ｎｍ程度形成し、次にＣＶＤ法によりシリ
コン窒化膜３を膜厚２００ｎｍ程度形成する。その上
に、レジストを塗布し、フォトリソグラフィ技術により
パターニングしてレジストパターン４を形成する。この
レジストパターン４をマスクとして用いて、反応性イオ
ンエッチングによりシリコン窒化膜３、第１酸化膜２を
順次エッチングする。

【００５４】レジスト４を除去した後、図１（ｂ）及び
（ｂ’）に示したように、シリコン窒化膜３をマスクと
して半導体基板１を反応性イオンエッチングにより４０
０ｎｍ程度の深さでエッチバックする。

【００５５】さらに、図１（ｃ）及び（ｃ’）に示した
ように、ＨＤＰ−ＣＶＤ法により、膜厚８００ｎｍ程度
で全面に第２酸化膜５を形成する。

【００５６】続いて、図１（ｄ）及び（ｄ’）に示した
ように、シリコン窒化膜３上に堆積された第２酸化膜５
を取り除くために、ＣＭＰ法によって第２酸化膜５をシ
リコン窒化膜３が露出するまで研磨する。これにより第
２酸化膜５はシリコン窒化膜３と面一に平坦化される。

【００５７】その後、図１（ｅ）及び（ｅ’）に示した
ように、シリコン窒化膜３、第１酸化膜２を取り除き、
ＳＴＩ膜６を形成する。

【００５８】次に、図１（ｆ）及び（ｆ’）に示したよ
うに、得られた半導体基板１上に、熱酸化法により膜厚
１０ｎｍ程度のトンネル絶縁膜７を形成し、さらに膜厚
が１００ｎｍ程度で、燐が不純物としてドープされたポ
リシリコン膜８を形成する。

【００５９】続いて、図２（ｇ）及び（ｇ’）に示した
ように、ＳＴＩ膜６上に堆積されたポリシリコン膜８を
取り除くために、ＣＭＰ法によってポリシリコン膜８を
ＳＴＩ膜６が露出するまで研磨し、第１ポリシリコンパ
ターン９を形成する。

【００６０】次に、図２（ｈ）及び（ｈ’）に示したよ
うに、得られた半導体基板１上全面に、膜厚１００ｎｍ
程度のポリシリコン膜１０を形成する。

【００６１】その上に、図２（ｉ）及び（ｉ’）に示し
たように、レジストを塗布し、フォトリソグラフィ技術
によりパターニングしてレジストパターン１２を形成す
る。このレジストパターン１２をマスクとして用いて、
反応性イオンエッチングによりポリシリコン膜１０をエ
ッチングして第２ポリシリコンパターン１１を形成す
る。

【００６２】次に、図２（ｊ）及び（ｊ’）に示したよ
うに、得られた半導体基板１上に、シリコン酸化膜、Ｃ
ＶＤ法によるシリコン窒化膜、シリコン酸化膜を順次堆
積することにより、フローティングゲートとコントロー
ルゲートとの間の誘電膜となるＯＮＯ膜１３を形成し、
さらに、その上に、燐が不純物としてドープされたポリ
シリコン膜１４を順次堆積する。

【００６３】その上に、図２（ｋ）及び（ｋ’）に示し
たように、レジストを塗布し、フォトリソグラフィ技術
によりパターニングしてレジストパターン１５を形成す
る。このレジストパターン１５をマスクとして用いて、
反応性イオンエッチングにより、ポリシリコン膜１４、
ＯＮＯ膜１３、第２ポリシリコンパターン１１、第１ポ
リシリコンパターン９を順次エッチングして、コントロ
ールゲート１４ａ及びフローティングゲート２４を形成
する。

【００６４】レジストパターン１５を除去した後、図３
（ｌ）及び（ｌ’）に示したように、得られた半導体基
板１上に、再度レジストを塗布し、フォトリソグラフィ
技術によりパターニングしてレジストパターン１６を形
成する。続いて、レジストパターン１６をマスクとして
用いて、反応性イオンエッチングにより、素子分離のた
めの絶縁膜６ａを選択的に取り除く（図４の３６ａに対
応）。さらに選択的に取り除かれた領域にコントロール
ゲート１４ａをマスクとして用いて、例えば、燐イオ
ン、砒素イオンを順次注入し、低濃度不純物拡散層１
７、高濃度不純物拡散層１８を形成する。

【００６５】レジスト１６を除去した後、図３（ｍ）及
び（ｍ’）に示したように、コントロールゲート１４ａ
をマスクとして用いて、例えば、砒素をイオン注入し、
高濃度不純物拡散層（ドレイン）１９を形成する。

【００６６】その後、図３（ｎ）及び（ｎ’）に示した
ように、公知の技術により、層間絶縁膜２０、コンタク
ト２１及びメタル配線２２を形成し、半導体記憶装置を
完成する。本発明の半導体記憶装置の製造方法により得
られた半導体記憶装置は、実質的には、従来例で述べた
動作と同様に動作させることができる。

【００６７】

【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、フローティングゲートが、ＳＴＩ膜と略面一である
第１電極と、第２電極とから構成されてなるため、素子
分離上に第２電極がオーバーラップしていなくても、あ
るいはオーバーラップする第２電極のオーバーラップ長
さが短くても、第２電極の膜厚を厚く形成することによ
り、メモリセルサイズを増大させることなくカップリン
グ比を高めることができ、よって、フローティングゲー
トに印加する電圧を低くすることができ、低消費電力化
が図れる。

【００６８】特に、第２電極が、第１電極の全表面を覆
う場合には、よりカップリング比を高めることができ、
より低消費電力化を図ることができる。

【００６９】また、本発明の製造方法によれば、フロー
ティングゲートを構成する第１導電膜を素子分離領域に
対して平坦化し、その上にフローティングゲートを構成
する第２導電膜を形成するため、第２導電膜の端部の形
状が鋭角になることを防止することができ、動作不良の
原因となる短絡等の問題を回避することができる。

【００７０】さらに、平坦化された第１導電膜上に第２
導電膜が形成されるため、第２電極の膜厚を容易に調整
することができ、第２導電膜を厚く形成することで、素
子分離領域上に第２導電膜をオーバーラップさせなくて
も、あるいはオーバーラップ長さが短くても、カップリ
ング比を高めることができ、より低消費電力化を図るこ
とができるとともに、不揮発性半導体記憶装置の微細化
が可能となる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の製造方法の
実施の形態を説明するための要部の概略断面工程図であ
る。

【図２】本発明の不揮発性半導体記憶装置の製造方法の
実施の形態を説明するための要部の概略断面工程図であ
る。

【図３】本発明の不揮発性半導体記憶装置の製造方法の
実施の形態を説明するための要部の概略断面工程図であ
る。

【図４】従来の半導体記憶装置の製造方法を説明するた
めの要部の概略平面図である。

【図５】従来の半導体記憶装置の製造方法を説明するた
めの要部の概略断面工程図である。

【図６】従来の半導体記憶装置の製造方法を説明するた
めの要部の概略断面工程図である。

【図７】従来の半導体記憶装置の製造方法を説明するた
めの要部の概略断面工程図である。

【図８】従来の別の半導体記憶装置の製造方法を説明す
るための要部の概略平面図である。

【図９】従来の別の半導体記憶装置の製造方法を説明す
るための要部の概略断面工程図である。

【図１０】従来の別の半導体記憶装置の製造方法を説明
するための要部の概略断面工程図である。

【図１１】従来の半導体記憶装置の動作原理を説明する
ための等価回路図である。

【図１２】従来の半導体記憶装置の読み出し原理を説明
するための等価回路図である。

【図１３】従来の半導体記憶装置の書き込み原理を説明
するための等価回路図である。

【図１４】従来の半導体記憶装置の消去原理を説明する
ための等価回路図である。

【図１５】従来の半導体記憶装置の製造方法における解
決課題を説明するための要部の概略断面図である。

【図１６】従来の別の半導体記憶装置の製造方法におけ
る解決課題を説明するための要部の概略断面図である。

【符号の説明】

１半導体基板２第１酸化膜３シリコン窒化膜４、１２、１５、１６レジストパターン５第２酸化膜６ＳＴＩ膜（素子分離領域）６ａ絶縁膜７トンネル絶縁膜８ポリシリコン膜（第1導電膜）９第１ポリシリコンパターン（第１電極）１０ポリシリコン膜（第２導電膜）１１第２ポリシリコンパターン（第２電極）１３ＯＮＯ膜（層間容量膜）１４ポリシリコン膜１４ａコントロールゲート１７低濃度不純物拡散層１８高濃度不純物拡散層１９高濃度不純物拡散層２０層間絶縁膜２１コンタクト２２メタル配線２４フローティングゲート

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F001 AA04 AA23 AA30 AA43 AA63 AB08 AD05 AD17 AD60 AD62 AE08 AG10 AG29 5F083 EP05 EP23 EP55 EP56 EP63 EP68 ER22 GA05 GA22 HA06 JA04 JA35 JA36 JA37 JA39 JA53 NA01 PR03 PR05 PR39 PR40 5F101 BA05 BA12 BA19 BA36 BB05 BD07 BD31 BD35 BD37 BE07 BH14 BH15

Claims

【特許請求の範囲】

【請求項１】ＳＴＩ膜による素子分離領域を有する半
導体基板上にトンネル絶縁膜を介して形成されたフロー
ティングゲート、層間容量膜及びコントロールゲートか
らなるメモリセルが複数個配置され、前記フローティングゲートが、前記ＳＴＩ膜と略面一で
ある第１電極と、第２電極とから構成されてなることを
特徴とする不揮発性半導体記憶装置。
【請求項２】第２電極が、第１電極の全表面を覆う請
求項１に記載の不揮発性半導体記憶装置。
【請求項３】（ａ）半導体基板上に素子分離領域を形
成し、（ｂ）得られた半導体基板上全面にトンネル絶縁膜、第
１電極となる第1導電膜を堆積し、前記素子分離領域の
表面と略面一になるように前記第1導電膜をエッチング
し、（ｃ）得られた半導体基板上全面に第２電極となる第２
導電膜を堆積し、該第２導電膜を所定の形状にパターニ
ングし、（ｄ）前記半導体基板上全面に層間容量膜とコントロー
ルゲートとなる第３導電膜を堆積し、該第３導電膜、層
間容量膜、第２導電膜及び第１導電膜を所定の形状にパ
ターニングしてコントロールゲート及びフローティング
ゲートを形成することを特徴とする不揮発性半導体記憶
装置の製造方法。
【請求項４】工程（ａ）において、素子分離領域をＳ
ＴＩ膜で形成する請求項３に記載の方法。
【請求項５】工程（ｂ）において、第１導電膜のエッ
チングにＣＭＰ法を用いる請求項３又は４に記載の方
法。