JP2007049162A - 半導体素子のトレンチ素子分離領域製造方法 - Google Patents

半導体素子のトレンチ素子分離領域製造方法 Download PDF

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Abstract

【課題】本発明は、ギャップ充填特性に優れながら欠陥が発生しない半導体素子のトレンチ素子分離方法を提供する。
【解決手段】トレンチが形成された基板を高密度プラズマ化学気相蒸着装置にローディングする段階、基板を第１昇温する段階、装置に第１のバイアスパワーを印加してトレンチの内壁と底面に高密度プラズマ酸化膜ライナーを形成する段階、第１のバイアスパワーをオフし、基板を第２昇温する段階、第１のバイアスパワーより大きい第２のバイアスパワーを印加してトレンチ内部のギャップを充填する高密度プラズマ酸化膜を形成する段階、及び基板を装置からアンローディングする段階を含む。これにより、優秀なギャップ充填特性を確保でき、側壁酸化膜とライナーの分離及びバブル欠陥が発生せず、単純化された工程でＳＴＩを完成できる。
【選択図】図１０

Description

本発明は、半導体素子の製造方法に係り、特に高密度プラズマ化学気相蒸着装置を使用したトレンチ素子分離領域の製造方法に関する。
集積化された半導体素子の素子分離技術としてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）製造方法が広く適用されている。ＳＴＩ工程では、欠陥発生防止及び素子特性の安定化のため、ＳＴＩトレンチの側壁及び底面に酸化膜ライナーと窒化膜ライナーを順次に形成した後、高密度プラズマ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ；以下、‘ＨＤＰ’と称する。）酸化膜でトレンチを埋め込んでＳＴＩを完成する。
ところで、半導体素子のデザインルールが減少するほどＳＴＩのアスペクト比が増加するだけではなく、ライナーの存在によってＳＴＩトレンチの内部ギャップのスペースが縮小するようになる。従って、ＳＴＩトレンチの内部ギャップをボイド発生なしに充填することが先決課題として台頭している。
優秀なギャップ充填特性を確保するためにＨＤＰ工程でバイアスパワーを増加させる方法が使用できる。しかしながら、バイアスパワーが増加する場合、図１のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）写真に示すようにＳＴＩトレンチの側壁及び底面の酸化膜及びライナー１２、１３が基板１０表面から分離されるようになり、図２のＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）写真に示すようにＨＤＰ酸化膜１４内に多数のバブル欠陥１６が発生する。
前述した分離現象及びバブル欠陥を防止するために窒化物ライナー上部に再び中温酸化物ライナーを追加して形成する方法が提案されたが、５０Å〜３００Å程度の厚さの追加的な中温酸化物ライナーによってギャップスペースがさらに縮小してギャップ充填マージンが顕著に縮小するだけではなく、追加的なＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程が要求される。
韓国公開特許２００４−００４９８８８号
本発明が解決しようとする技術的課題は、高密度プラズマ化学気相蒸着装置を使用したトレンチ素子分離領域の製造方法を提供することにある。
本発明の技術的課題は以上で言及した技術的課題に制限されないし、言及されない更なる他の技術的課題は以下の記載から当業者に明確に理解されることができる。
前記技術的課題を達成するための本発明の一実施形態によるＳＴＩ製造方法は、トレンチが形成された基板をＨＤＰ化学気相蒸着装置にローディングする段階、前記基板を第１昇温する段階、前記装置に第１のバイアスパワーを印加して前記トレンチの内壁と底面にＨＤＰ酸化膜ライナーを形成する段階、前記第１のバイアスパワーをオフし、前記基板を第２昇温する段階、前記第１のバイアスパワーより大きい第２のバイアスパワーを印加して前記トレンチ内部のギャップを充填するＨＤＰ酸化膜を形成する段階、及び前記基板を前記装置からアンローディングする段階を含む。
前記技術的課題を達成するための本発明の他の実施形態によるＳＴＩ製造方法は、トレンチが形成された基板をＨＤＰ化学気相蒸着装置にローディングする段階、前記基板を第１昇温する段階、前記トレンチの内壁と底面にＨｅ−ＨＤＰ酸化膜ライナーを形成する段階、前記基板を第２昇温する段階、前記トレンチ内部のギャップを充填するＨ２−ＨＤＰ酸化膜を形成する段階及び前記基板を前記装置からアンローディングする段階を含む。
その他、実施形態の具体的な事項は詳細な説明及び図面に含まれている。
前述したように、本発明の実施形態による半導体素子のトレンチ素子分離領域製造方法によれば、ギャップ充填のためのＨＤＰ酸化膜を高いバイアスパワーを印加して形成することによって優秀なギャップ充填特性を確保できるだけではなく、側壁酸化膜とライナーの分離が起こらず、バブル欠陥が発生しなく、ＨＤＰ酸化膜形成以外の追加的なＣＶＤ工程を要しないために単純化された工程でＳＴＩを完成できる。
本発明の利点及び特徴、そしてそれらを達成する方法は、添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
そして、本明細書で使用された用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。明細書で使用される“含む”及び／又は“成る”は、言及された構成要素、段階、動作及び／又は素子は、一つ以上の他の構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。
以下、図３〜図１０を参照して本発明の一実施形態による半導体素子のＳＴＩ製造方法について説明する。下記製造方法説明時において当業者に広く知られた工程段階によって形成できる工程については本発明が曖昧に理解されることを避けるために概略的に説明する。
図３〜図６は、ギャップ充填工程段階前のライナー形成までの工程段階を説明するための断面図である。
先ず、図３を参照すれば、集積回路基板１００、例えばシリコン基板上にパッド酸化膜１０４とハードマスク用窒化膜１０８を順次に形成する。続いて、窒化膜１０８上に有機ＡＲＣ（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）（図示せず）及びフォトレジスト１１２を塗布する。パッド酸化膜１０４は、基板１００と窒化膜１０８の間のストレスを減少させるため形成するものであり、２０Å〜２００Åの厚さで形成する。窒化膜１０８は、ＳＴＩ領域形成のためのエッチング時にハードマスクとして使われるものであり、シリコン窒化物を５００Å〜２０００Åの厚さで蒸着して形成する。蒸着方法は通常的な方法、例えばＣＶＤ、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ ＣＶＤ）、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）又はＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）によることができる。
図４を参照すれば、活性領域を画定するフォトレジストパターン１１２ａを形成する。以後、フォトレジストパターン１１２ａをマスクとして乾式エッチング方法で窒化膜１０８とパッド酸化膜１０４をエッチングして窒化膜パターン１０８ａとパッド酸化膜パターン１０４ａからなったトレンチマスク１１０ａを形成する。窒化膜１０８をエッチングするときには、フッ化炭素系ガスを使用する。例えば、ＣｘＦｙ系、ＣａＨｂＦｃ系ガス、例えばＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、Ｃ４Ｆ８、ＣＨ２Ｆ２、ＣＨ３Ｆ、ＣＨ４、Ｃ２Ｈ２、Ｃ４Ｆ６などのようなガス又はこれらの混合ガスを使用する。この時、雰囲気ガスとしてはＡｒガスを使用できる。
図５を参照すれば、フォトレジストパターン１１２ａを除去した後、トレンチマスク１１０ａをエッチングマスクとして使用して露出された基板１００を異方性乾式エッチングして活性領域を画定するＳＴＩトレンチ１１６を形成する。フォトレジストパターン１１２ａは通常的な方法、例えば酸素プラズマを使用してアッシングした後、有機ストリップで除去できる。高集積化のためＳＴＩトレンチ１１６の幅（ｗ）は０．２μｍ以下で形成できる。この時、ＳＴＩトレンチ１１６の深さ（ｄ）は素子分離に十分な深さで形成する。
図６を参照すれば、ＳＴＩトレンチ１１６の側壁及び底面に酸化膜１２０を形成する。酸化膜１２０は、ＳＴＩトレンチ１１６形成のための乾式エッチング工程時に発生したシリコン格子欠陥及び損傷を治癒し、ＳＴＩトレンチ１１６のコーナーをラウンディングしてコーナー部にストレスが集中することを防ぐために形成する。酸化膜１２０は熱酸化膜、ＣＶＤ酸化膜又はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜で形成でき、５０Å〜３００Åの厚さで形成できる。
酸化膜１２０上部にトレンチ１１６の側壁に沿って整合的に窒化膜ライナー１３０を形成する。窒化膜ライナー１３０は、窒化膜又は酸窒化膜として形成できる。窒化膜ライナー１３０は、基板１００とＳＴＩトレンチ１１６に埋め込まれるＨＤＰ酸化膜の間の熱膨張係数の差によって発生するストレスを緩衝させる役割、活性領域に発生する欠陥がＳＴＩ内部に拡散することを遮断する役割、後続熱処理工程又は後続の酸化工程時にＳＴＩによって活性領域の半導体基板内部に酸素の拡散が起こってＳＴＩと接する半導体基板を追加的に酸化させることを遮断する役割、活性領域に注入されたイオンがＳＴＩ側に拡散することを防止する役割などを遂行するために形成する。窒化物ライナー１３０は、５０Å〜３００Åの厚さで形成できる。
図面には、酸化膜１２０と窒化物ライナー１３０を全て形成する場合を示すが、場合によっては酸化膜１２０のみを形成してもよい。
以後、ＳＴＩトレンチ内部ギャップ充填工程を実施する。本発明の一実施形態によるギャップ充填工程は、実質的なギャップ充填のためのＨＤＰ酸化膜を高いバイアスパワーを印加して形成することによって優秀なギャップ充填特性を確保できるだけではなく、側壁酸化膜１２０とライナー１３０の分離が起こらず、バブル欠陥が発生しなく、追加的なＣＶＤ工程を要しない。
具体的に、本発明の一実施形態によるギャップ充填工程は、図７に示すＨＤＰ−ＣＶＤ装置を使用して図８に示す時間と温度の関係によって進行して図９のような断面図の形状でギャップ充填酸化膜が形成できる。
図７を参照すれば、ＨＤＰ−ＣＶＤ装置２００は、上部チャンバー２１０と下部チャンバー２２０が互いに噛み合って密閉された雰囲気を形成するチャンバー２３０を構成する。上部チャンバー２１０はドーム形状に構成され、第１のＲＦパワー発生器２８０から低周波ＲＦパワーが印加される多数のＲＦコイル２４５が設けられたドーム形状の上部電極２４０を含む。下部チャンバー２２０は、半導体基板１００が置かれる静電チャック２５０を含む。静電チャック２５０には、第２のＲＦパワー発生器２９０からバイアスパワーである高周波ＲＦパワーが印加される。側面ガス噴射機２６０は、静電チャック２５０の周りに沿って等間隔にチャンバー内部に設けられる。上部チャンバー２１０には、多数のノズルが形成され、回転可能な上面ガス噴射機２７０が設けられる。ガス噴射機２６０、２７０の構造、形状及び設置位置などは多様に変形できる。
図８は、ギャップ充填工程の様々な段階における時間と温度の関係を示す概略的なグラフである。図８を参照すれば、ギャップ充填工程は第１昇温段階（Ｓ１）、ＨＤＰ酸化膜ライナー形成段階（Ｓ２）、第２昇温段階（Ｓ３）及びギャップ充填ＨＤＰ酸化膜形成段階（Ｓ４）の４段階に細分化できる。昇温段階Ｓ１、Ｓ３は図７に例示されているＨＤＰ−ＣＶＤ装置に低周波ＲＦパワーのみを印加して形成したＨＤＰと印加されたＲＦパワーによって基板の温度が昇温される段階で蒸着は起こらない段階を指称する。反面、ＨＤＰ酸化膜ライナー形成段階（Ｓ２）とＨＤＰ酸化膜形成段階（Ｓ４）は装置内に蒸着ガスを供給しながら、低周波ＲＦパワーと高周波バイアスＲＦパワーを同時に印加して蒸着が起こるようにする段階を指称する。
以下、図７〜図９を参照して各段階をより具体的に説明する。
先ず、窒化物ライナー１３０まで形成された基板１００（図６参照）をＨＤＰ−ＣＶＤ装置２００の静電チャック２５０上にローディングした後、第１昇温段階（Ｓ１）を実施する。
具体的には、排気ライン（図示せず）と連結された真空ポンプ（図示せず）を動作させてチャンバー２３０内の圧力が５ｍＴｏｒｒ〜５０ｍＴｏｒｒ程度の低圧を維持するようにしながら、２０秒〜５０秒の間、第１のＲＦパワー発生器２８０からＲＦパワー３０００Ｗ〜６０００ＷをＲＦコイル２３５に印加し、ガス噴射機２６０、２７０によって不活性ガスであるＡｒとＨｅガスを供給する。その結果、チャンバー２３０内部にＨＤＰが生成し、生成したＨＤＰと印加されるＲＦパワーによって基板１００の温度を第１の温度である３００℃〜４００℃まで昇温できる。選択的に、ガス噴射機２６０、２７０の入口の不純物などを除去するためにＯ２ガスをさらに供給してもよい。
続いて、ＨＤＰ酸化物ライナーを形成する段階（Ｓ２）を実施する。
具体的には、チャンバー内の圧力は同一に維持しながら、１秒〜５秒程度の短時間の間、第１のＲＦパワー発生器２８０からＲＦパワー３０００Ｗ〜９０００ＷをＲＦコイル２４５に印加し、第２のＲＦパワー発生器２９０からバイアスＲＦパワー５００Ｗ〜２０００Ｗを静電チャック２５０に印加し、ガス噴射機２６０、２７０によって蒸着ガス（シリコンソースガスと酸化ガス）及びスパッタリングガスを供給する。シリコンソースガスとしてはＳｉＨ４が、酸化ガスとしてはＯ２が、スパッタリングガスとしてはＨｅガスが使用できる。供給された蒸着ガスとスパッタリングガスの一部は、チャンバー２３０内に誘発していたＨＤＰによってイオン化される。一方、静電チャック２５０に印加されたバイアスＲＦパワーによってイオン化された蒸着ガス及びスパッタリングガスは、基板の表面に加速する。加速した蒸着ガスイオンは、シリコン酸化膜を形成し、加速したＨｅガスイオンは蒸着されたシリコン酸化膜をスパッタリングする。その結果、窒化物ライナー１３０上に薄膜状態のＨＤＰ酸化物ライナー（図９の１４０参照）が形成できる。
ＨＤＰ酸化物ライナー１４０は、実質的なギャップ充填のためのＨＤＰ酸化膜形成段階（Ｓ４）時に印加される第２のバイアスパワーである３０００Ｗ〜６０００Ｗより相対的に小さい５００Ｗ〜２０００Ｗの第１のバイアスパワーを供給して形成する。従って、加速したイオンが衝突して発生する欠陥の量及び大きさが小さいことができる。
また、バイアスパワーが小さいので下部酸化膜１２０及び窒化物ライナー１３０が基板１００から分離しない。
ＨＤＰ酸化物ライナー１４０は、Ｈ２又はＨｅ−ＨＤＰ酸化物ライナーで形成できる。
ＨＤＰ酸化物ライナー１４０は、低いバイアスパワーと低いＲＦパワーを印加して形成するために十分なギャップ充填特性を示すことができない。従って、ライナー機能を達成することに十分な程度の厚さが確保できる程度の時間、例えば実質的なギャップ充填のためのＨＤＰ酸化膜形成段階（Ｓ４）の約１／２００〜１／１０時間に該当する１秒〜５秒程度の短時間の間実施する。
印加されたＲＦパワーとバイアスＲＦパワーによって基板の温度は、第１の温度と実質的に同じか、或いは第１の温度より若干高い第２の温度、例えば３００℃〜４５０℃になることができる。
続けて、第２昇温段階（Ｓ３）を実施する。
具体的には、チャンバー２３０内の圧力は、同一に維持しながら、５０秒〜１５０秒の間、第１のＲＦパワー発生器２８０からＲＦパワー３０００Ｗ〜７０００ＷをＲＦコイル２４５に印加する。第２昇温段階（Ｓ３）開始と同時に静電チャック２５０に印加されたバイアスＲＦパワーはオフさせ、ガス噴射機２６０、２７０によって供給された蒸着ガス(シリコンソースガスと酸化ガス)の供給も遮断し、ガス噴射機２６０、２７０によって不活性ガスであるＡｒとＨｅガスを供給する。第１昇温段階（Ｓ１）と同様にＯ２ガスを選択的にさらに供給してもよい。
従って、チャンバー２３０内部に既に形成されていたＨＤＰと新たに生成するＨＤＰ及び印加されるＲＦパワーによって基板１００の温度が第３の温度である４００℃〜６００℃になることができる。
第２昇温段階（Ｓ３）は、バイアスＲＦパワーをオフさせるのでＨＤＰ酸化膜の実質的な蒸着は起こらず、ＨＤＰ酸化物ライナー１４０に所望ではなくトラップされていたイオンがアウトガシングされて出ることによって酸化膜１２０、窒化物ライナー１３０、及びＨＤＰ酸化物ライナー１４０内の欠陥が効果的に治癒できる。
より効果的な欠陥治癒のために第２昇温段階（Ｓ３）の温度である第３の温度は第２の温度より高く、可能な後続のＨＤＰ酸化膜形成段階（Ｓ４）の温度により近いことが好ましい。
続いて、実質的なギャップ充填のためのＨＤＰ酸化膜蒸着段階（Ｓ４）を実施する。
具体的には、チャンバー２３０内の圧力を先行段階（Ｓ１、Ｓ２、Ｓ３）と同一又は低い圧力である５ｍＴｏｒｒ〜２０ｍＴｏｒｒになるようにしながら、５０秒〜２００秒の間、第１のＲＦパワー発生器２８０からＲＦパワー３０００Ｗ〜９０００ＷをＲＦコイル２４５に印加し、第２のＲＦパワー発生器２９０から第２のバイアスＲＦパワー３０００Ｗ〜６０００Ｗを静電チャック２５０に印加し、ガス噴射機２６０、２７０によって蒸着ガス（シリコンソースガスと酸化ガス）及びスパッタリングガスを供給する。シリコンソースガスとしてはＳｉＨ４が、酸化ガスとしてはＯ２が、スパッタリングガスとしてはＨ２ガスが使用できる。このような工程条件でＨＤＰ酸化膜蒸着段階（Ｓ４）を進行すれば基板１００の温度は６００℃〜８００℃になることができる。
Ｈ２ガスは、ギャップ充填特性が良好なＨＤＰ酸化膜が形成されることができるようにより高いバイアスパワーを要求し、Ｈｅガスは低いバイアスパワーを要求するが、ギャップ充填特性がＨ２ガスに比べて落ちる。従って、ＨＤＰ酸化物ライナー１４０は、Ｈｅ−ＨＤＰ酸化膜ライナーとして形成し、ＨＤＰ酸化膜１５０はＨ２−ＨＤＰ酸化膜として形成することがライナー形成及びギャップ充填特性を最適化できる。
ＨＤＰ酸化物ライナー１４０形成段階（Ｓ２）時に説明したように供給された蒸着ガスとスパッタリングガスの一部はチャンバー２３０内に誘発したＨＤＰによってイオン化され、静電チャック２５０に印加されたバイアスＲＦパワーによってイオン化された蒸着ガス及びスパッタリングガスは基板の表面に加速する。加速した蒸着ガスイオンはシリコン酸化膜を形成し、加速したＨ２ガスイオンは蒸着されたシリコン酸化膜をスパッタリングする。このような方式によって蒸着されるので、図９に示すようにＨＤＰ酸化物ライナー１４０上のギャップを充填するＨＤＰ酸化膜１５０が形成される。そのＨＤＰ酸化膜１５０は、緻密な膜質とギャップフィル特性を有する。さらに、ＨＤＰ酸化膜１５０の上部表面は、図９に示されるような形になる。
図９でＨＤＰ酸化物ライナー１４０とＨＤＰ酸化膜１５０の境界が点線で示されている理由は、ライナー１４０と酸化膜１５０が実質的に同一な物質からなっているために境界が肉眼としては確認されないためである。
ＨＤＰ酸化物ライナー１４０が既に形成されているので高いバイアスパワーを印加しても酸化膜１３０及び窒化物ライナー１４０が基板１００から分離されるおそれがない。従って、ＨＤＰ酸化膜１５０形成段階（Ｓ４）で３０００Ｗ〜６０００Ｗ程度で十分に高いバイアスパワーを印加できる。高いバイアスパワーを印加できるのでボイドの発生なしにＳＴＩトレンチ１１６を完全に埋め込むことができるＨＤＰ酸化膜１５０を形成できる。
また、低いバイアスパワーを印加して形成した後、昇温工程を経ながら欠陥が治癒したＨＤＰ酸化物ライナー１４０を緩衝層としてＨＤＰ酸化膜１５０が形成されるのでＨＤＰ酸化膜１５０内にバブル欠陥などが発生しない。
ＨＤＰ酸化膜ライナー１４０とＨＤＰ酸化膜１５０からなったギャップ充填膜１６０を形成した後、基板１００をＨＤＰ−ＣＶＤ装置２００からアンローディングしてギャップ充填工程を完了する。
最後に、図１０に示すようにＳＴＩ１７０を完成する。
先ず、ギャップ充填膜１６０をトレンチマスク１１０ａの上部表面と実質的に同一なレベルに平坦化する。平坦化は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）又はエッチバックで進行できる。平坦化工程では、窒化膜パターン１０８ａを平坦化停止膜として使用する。例えば、ＣＭＰを使用してＨＤＰ酸化膜１５０を平坦化する場合、窒化膜パターン１０８ａはＣＭＰストッパーとして機能する。ＣＭＰで使用されるスラリーは、窒化膜パターン１０８ａよりＨＤＰ酸化膜１５０をより速くエッチングできることを選択することが好ましい。従って、セリア系列の研磨剤を含むスラリーを使用できる。
続けて、トレンチマスク１１０ａを除去してＳＴＩ１７０を完成する。トレンチマスク１１０ａのうち窒化膜パターン１０８ａは、燐酸を適用して除去し、パッド酸化膜パターン１０４ａは希釈されたＨＦ又はＮＨ４Ｆ、ＨＦ及び脱イオン水の混合液であるＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を用いて除去する。
以後、通常の製造工程を使用してＳＴＩ１７０によって画定された活性領域にトランジスタなどの能動素子とキャパシタなどの受動素子を形成する段階、能動素子及び受動素子にそれぞれ電気的信号の入出力が可能なようにする配線を形成する段階、基板上にパッシベーション層を形成する段階及び前記基板をパッケージする段階をさらに遂行して半導体素子を完成する。このような後続段階は、本発明が曖昧に理解されることを避けるため概略的に説明する。
本発明に関するより詳細な内容は次の具体的な実験例によって説明し、ここに記載されない内容はこの技術分野で熟練された者であれば十分に技術的に類推できるものであるため説明を省略する。
半導体基板上に熱酸化膜と窒化膜をそれぞれ１００Å及び７０Åの厚さで形成した３枚のテスト基板を準備した後、下記の表１のような工程条件にＨＤＰ酸化膜をそれぞれ形成した。
前記表１で第１昇温は、基板の温度が約３５０℃になることができるようにするＲＦパワーを印加しながらＡｒとＨｅガスを供給しながら進行し、ＨＤＰ酸化物ライナーの製造は１５００Ｗのバイアスパワーと共に基板の温度が約４００℃になることができるようにするＲＦを印加しながらＳｉＨ４、Ｏ２及びＨｅガスを供給しながら進行した。ＨＤＰ酸化膜の形成は、４９００Ｗのバイアスパワーと共に基板の温度が約７００℃になることができるようにするＲＦパワーを印加しながらＳｉＨ４、Ｏ２及びＨ２ガスを供給しながら進行した。
図１１Ａ及び図１１Ｂは、それぞれ実験例１及び実験例２によって製造されたＨＤＰ酸化膜の表面のＳＥＭ写真であり、図１１Ｃは比較例によって製造されたＨＤＰ酸化膜の表面のＳＥＭ写真である。
多数のバブル欠陥が観察される図１１Ｃの写真からＨＤＰライナー形成と第２昇温段階が共に遂行されることがバブル欠陥を効果的に抑制できることが分かる。そして、図１１Ａと図１１ＢのＳＥＭ写真を比較してみれば第２昇温段階の時間を長くするほど、基板の温度を高くするほど、より効果的なバブル欠陥抑制が可能なことが分かる。
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
本発明に適用される素子は、高集積回路半導体素子、プロセッサ、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子、光電子素子、ディスプレイ素子などが使用できる。
従来の方法によって製造されたシャロートレンチ素子分離領域断面のＴＥＭ写真である。 従来の方法によって製造されたＳＴＩ上面のＳＥＭ写真である。 本発明の一実施形態によるＳＴＩ製造方法でライナー形成までの工程段階を説明するための断面図である。 本発明の一実施形態によるＳＴＩ製造方法でライナー形成までの工程段階を説明するための断面図である。 本発明の一実施形態によるＳＴＩ製造方法でライナー形成までの工程段階を説明するための断面図である。 本発明の一実施形態によるＳＴＩ製造方法でライナー形成までの工程段階を説明するための断面図である。 ギャップ充填に使用される高密度プラズマ化学気相蒸着装置の概略的な断面図である。 ギャップ充填工程の段階別における時間と温度の関係を示す概略的なグラフである。 ギャップ充填完了後の断面図である。 ギャップ充填完了後、ＳＴＩを完成する工程を示す断面図である。 本発明の実施形態によって製造したＨＤＰ酸化膜の表面状態を示すＳＥＭ写真である。 本発明の実施形態によって製造したＨＤＰ酸化膜の表面状態を示すＳＥＭ写真である。 比較例として製造したＨＤＰ酸化膜の表面状態を示すＳＥＭ写真である。
符号の説明
１００ 基板
１０４ａ パッド酸化膜
１０８ａ 窒化膜パターン
１１０ａ トレンチマスク
１１２ フォトレジストパターン
１１６ トレンチ
１２０ 側壁酸化膜
１３０ 窒化物ライナー
１４０ ＨＤＰ酸化物ライナー
１５０ ＨＤＰ充填酸化膜
１６０ ギャップ充填膜
１７０ ＳＴＩ

Claims (27)

  1. トレンチが形成された基板を高密度プラズマ化学気相蒸着装置にローディングする段階；
    前記基板を第１昇温する段階；
    前記装置に第１のバイアスパワーを印加して前記トレンチの内壁と底面とに高密度プラズマ酸化膜ライナーを形成し、前記高密度プラズマ酸化膜ライナーが形成されることによって前記トレンチ内部にギャップを維持する段階；
    前記第１のバイアスパワーをオフし、前記基板を第２昇温する段階；
    前記第１のバイアスパワーより大きい第２のバイアスパワーを印加して前記トレンチ内部のギャップを充填する高密度プラズマ酸化膜を形成する段階；及び
    前記基板を前記装置からアンローディングする段階；を含むことを特徴とする半導体素子のトレンチ素子分離領域製造方法。
  2. 前記第１昇温段階時に前記基板の温度は、３００℃〜４００℃に昇温されることを特徴とする請求項１に記載の半導体素子のトレンチ素子分離領域製造方法。
  3. 前記高密度プラズマ酸化膜ライナーを形成する段階時における前記基板の温度は、３００℃〜４５０℃であることを特徴とする請求項１に記載の半導体素子のトレンチ素子分離領域製造方法。
  4. 前記第１のバイアスパワーは、５００Ｗ〜２０００Ｗであることを特徴とする請求項１に記載の半導体素子のトレンチ素子分離領域製造方法。
  5. 前記高密度プラズマ酸化膜ライナーを形成する段階は、前記高密度プラズマ酸化膜を形成する段階の１／２００〜１／１０の時間の間進行することを特徴とする請求項１に記載の半導体素子のトレンチ素子分離領域製造方法。
  6. 前記高密度プラズマ酸化膜ライナーを形成する段階は、１秒〜５秒の間進行することを特徴とする請求項１に記載の半導体素子のトレンチ素子分離領域製造方法。
  7. 前記高密度プラズマ酸化膜ライナーを形成する段階は、Ｈｅをスパッタリングガスとして使用することを特徴とする請求項１に記載の半導体素子のトレンチ素子分離領域製造方法。
  8. 前記第２昇温段階時に前記基板の温度は、４００℃〜６００℃に昇温されることを特徴とする請求項１に記載の半導体素子のトレンチ素子分離領域製造方法。
  9. 前記第２昇温段階は、５０秒〜１５０秒の間進行することを特徴とする請求項１に記載の半導体素子のトレンチ素子分離領域製造方法。
  10. 前記高密度プラズマ酸化膜を形成する段階時における前記基板の温度は、６００℃〜８００℃であることを特徴とする請求項１に記載の半導体素子のトレンチ素子分離領域製造方法。
  11. 前記第２のバイアスパワーは、３０００Ｗ〜６０００Ｗであることを特徴とする請求項１に記載の半導体素子のトレンチ素子分離領域製造方法。
  12. 前記高密度プラズマ酸化膜を形成する段階は、５０秒〜２００秒の間進行することを特徴とする請求項１に記載の半導体素子のトレンチ素子分離領域製造方法。
  13. 前記高密度プラズマ酸化膜を形成する段階は、Ｈ２をスパッタリングガスとして使用する段階であることを特徴とする請求項１に記載の半導体素子のトレンチ素子分離領域製造方法。
  14. 前記トレンチ側壁及び底面には、酸化膜と窒化物ライナーとが順次に形成されていることを特徴とする請求項１に記載の半導体素子のトレンチ素子分離領域製造方法。
  15. トレンチが形成された基板を高密度プラズマ化学気相蒸着装置にローディングする段階；
    前記基板を第１昇温する段階；
    前記トレンチの内壁と底面とにＨｅ高密度プラズマ酸化膜ライナーを形成し、前記Ｈｅ高密度プラズマ酸化膜ライナーが形成されることによって前記トレンチ内部にギャップを維持する段階；
    前記基板を第２昇温する段階；
    前記トレンチ内部のギャップを充填するＨ２高密度プラズマ酸化膜を形成する段階；及び
    前記基板を前記装置からアンローディングする段階；を含むことを特徴とする半導体素子のトレンチ素子分離領域製造方法。
  16. 前記Ｈｅ高密度プラズマライナーを形成する段階時に第１のバイアスパワーが印加され、前記Ｈ２高密度プラズマ酸化膜ライナーを形成する段階時に前記第１のバイアスパワーより大きい第２のバイアスパワーが印加されることを特徴とする請求項１５に記載の半導体素子のトレンチ素子分離領域製造方法。
  17. 前記第１のバイアスパワーは、５００Ｗ〜２０００Ｗであることを特徴とする請求項１６に記載の半導体素子のトレンチ素子分離領域製造方法。
  18. 前記第２のバイアスパワーは、３０００Ｗ〜６０００Ｗであることを特徴とする請求項１６に記載の半導体素子のトレンチ素子分離領域製造方法。
  19. 前記第１昇温段階時に前記基板の温度は、３００℃〜４００℃に昇温されることを特徴とする請求項１５に記載の半導体素子のトレンチ素子分離領域製造方法。
  20. 前記Ｈｅ高密度プラズマ酸化膜ライナーを形成する段階時における前記基板の温度は、３００℃〜４５０℃であることを特徴とする請求項１５に記載の半導体素子のトレンチ素子分離領域製造方法。
  21. 前記Ｈｅ高密度プラズマ酸化膜ライナーを形成する時間は、前記Ｈ２高密度プラズマ酸化膜を形成する時間の１／２００〜１／１０の時間であることを特徴とする請求項１５に記載の半導体素子のトレンチ素子分離領域製造方法。
  22. 前記Ｈｅ高密度プラズマ酸化物ライナーを形成する段階は、１秒〜５秒の間進行することを特徴とする請求項１５に記載の半導体素子のトレンチ素子分離領域製造方法。
  23. 前記第２昇温段階時に前記基板の温度は、４００℃〜６００℃に昇温されることを特徴とする請求項１５に記載の半導体素子のトレンチ素子分離領域製造方法。
  24. 前記第２昇温段階は、５０秒〜１５０秒の間進行することを特徴とする請求項１５に記載の半導体素子のトレンチ素子分離領域製造方法。
  25. 前記高密度プラズマ酸化膜を形成する段階時における前記基板の温度は、６００℃〜８００℃であることを特徴とする請求項１５に記載の半導体素子のトレンチ素子分離領域製造方法。
  26. 前記高密度プラズマ酸化膜を形成する段階は、５０秒〜２００秒の間進行することを特徴とする請求項１５に記載の半導体素子のトレンチ素子分離領域製造方法。
  27. 前記トレンチ側壁及び底面には、酸化膜と窒化物ライナーとが順次に形成されていることを特徴とする請求項１５に記載の半導体素子のトレンチ素子分離領域製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160121429A (ko) * 2015-04-09 2016-10-19 램 리써치 코포레이션 고밀도 플라즈마 cvd 시스템들에서 제 1 웨이퍼 금속 오염 효과 제거
US11920239B2 (en) 2015-03-26 2024-03-05 Lam Research Corporation Minimizing radical recombination using ALD silicon oxide surface coating with intermittent restoration plasma

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8936995B2 (en) * 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
KR101046376B1 (ko) * 2007-08-31 2011-07-05 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR20090050899A (ko) * 2007-11-16 2009-05-20 주식회사 동부하이텍 반도체 소자의 제조 방법
US20090184402A1 (en) * 2008-01-22 2009-07-23 United Microelectronics Corp. Method of fabricating a shallow trench isolation structure including forming a second liner covering the corner of the trench and first liner.
US8034691B2 (en) 2008-08-18 2011-10-11 Macronix International Co., Ltd. HDP-CVD process, filling-in process utilizing HDP-CVD, and HDP-CVD system
CN102314099B (zh) * 2010-07-08 2013-07-31 中芯国际集成电路制造(上海)有限公司 去除晶片上的光刻胶层的方法
CN102509711B (zh) * 2011-11-10 2013-11-13 上海华力微电子有限公司 一种检测浅沟槽隔离缺陷的方法
CN104835775B (zh) * 2014-02-08 2018-01-30 中芯国际集成电路制造(上海)有限公司 一种浅沟道隔离结构的制备方法
CN106098584B (zh) * 2016-08-22 2018-08-10 上海华力微电子有限公司 一种检测浅沟槽隔离区空洞缺陷的方法
CN113436961A (zh) * 2021-06-24 2021-09-24 西安奕斯伟硅片技术有限公司 氧化膜生成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3262059B2 (ja) 1998-02-12 2002-03-04 日本電気株式会社 半導体装置の製造方法
JP2001135718A (ja) 1999-11-08 2001-05-18 Nec Corp トレンチ分離構造の作製方法
KR100563371B1 (ko) * 1999-12-13 2006-03-22 주식회사 하이닉스반도체 반도체 소자의 소자 격리층 형성 방법
KR100357304B1 (ko) 1999-12-30 2002-10-19 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
US6368941B1 (en) * 2000-11-08 2002-04-09 United Microelectronics Corp. Fabrication of a shallow trench isolation by plasma oxidation
CN1200455C (zh) * 2001-07-12 2005-05-04 旺宏电子股份有限公司 浅沟渠隔离结构的制造方法
TW554472B (en) 2002-09-23 2003-09-21 Nanya Technology Corp A method for forming shallow trench isolation
CN100343972C (zh) 2002-10-14 2007-10-17 南亚科技股份有限公司 浅沟道隔离区形成方法
KR100782789B1 (ko) 2002-12-05 2007-12-05 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7205240B2 (en) * 2003-06-04 2007-04-17 Applied Materials, Inc. HDP-CVD multistep gapfill process
KR100505427B1 (ko) * 2003-07-26 2005-08-05 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US6989337B2 (en) 2003-10-02 2006-01-24 United Microelectric Corp. Silicon oxide gap-filling process
KR100541680B1 (ko) 2003-11-28 2006-01-11 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR20050073105A (ko) * 2004-01-08 2005-07-13 주식회사 하이닉스반도체 반도체 장치의 얕은 트렌치 아이솔레이션 제조방법
US7098116B2 (en) 2004-01-08 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation method for reducing oxide thickness variations at different pattern densities
US7118987B2 (en) * 2004-01-29 2006-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of achieving improved STI gap fill with reduced stress
US7268057B2 (en) * 2005-03-30 2007-09-11 Micron Technology, Inc. Methods of filling openings with oxide, and methods of forming trenched isolation regions

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11920239B2 (en) 2015-03-26 2024-03-05 Lam Research Corporation Minimizing radical recombination using ALD silicon oxide surface coating with intermittent restoration plasma
KR20160121429A (ko) * 2015-04-09 2016-10-19 램 리써치 코포레이션 고밀도 플라즈마 cvd 시스템들에서 제 1 웨이퍼 금속 오염 효과 제거
KR102654243B1 (ko) * 2015-04-09 2024-04-04 램 리써치 코포레이션 고밀도 플라즈마 cvd 시스템들에서 제 1 웨이퍼 금속 오염 효과 제거

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