KR20050012648A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법

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Abstract

본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막 및 기판을 차례로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하도록 HDP CVD(High Density Plasma Chemical Vapor Deposition) 공정을 이용하여 트렌치 매립 산화막을 증착하는 단계와, 상기 패드질화막이 노출되도록 트렌치 매립 산화막을 CMP하는 단계와, 상기 패드질화막과 패드산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법에 있어서, 상기 HDP CVD 공정을 이용하여 트렌치 매립 산화막을 증착하는 단계는 바이어스 파워를 1000W 이하로 하여 진행하는 예비 증착 단계와 바이어스 파워를 2500∼2800W로 하여 진행하는 메인 증착 단계의 2단계로 진행하는 것을 특징으로 한다. 본 발명에 따르면, 상기 예비 증착 단계의 추가로 인해 버블(Bubble), 리프팅(Lifting) 및 액티브 크랙(Active Crack) 등의 결함 발생을 방지할 수 있으며, 또한, 메인 증착 단계시의 바이어스 파워를 높일 수 있으므로 트렌치 매립 특성을 더욱 향상시킬 수 있다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히, HDP CVD(High Density Plasma Chemical Vapor Deposition) 공정을 이용한 트렌치 매립산화막 증착에 기인하는 디펙트 발생을 방지하기 위한 방법에 관한 것이다.
주지된 바와 같이, 최근의 반도체 소자는 소자들간의 전기적 분리를 위한 소자분리막을 STI(Shallow Trench Isolation) 공정으로 형성하고 있다. 이것은 기존의 로코스(LOCOS) 공정의 경우 소자분리막의 상단 가장자리에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것으로 인해 액티브 영역의 크기를 감소시키게 되지만, STI 공정의 경우는 작은 폭으로의 소자분리막 형성이 가능하여 액티브 영역의 크기를 확보할 수 있음으로 인해 고집적 소자를 구현할 수 있기 때문이다.
이하에서는 STI 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하도록 한다.
먼저, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 패드질화막을 식각하여 기판 필드 영역의 패드산화막 부분을 노출시킨다. 그런다음, 노출된 패드산화막 부분과 그 아래의 기판 필드 영역을 식각하여 트렌치를 형성한다. 이어서, 트렌치 식각시에 발생된 식각 데미지(etch damage)를 회복시키기 위해 희생산화(sacrificial oxidation) 및 측벽산화(wall oxidation) 공정을 차례로 진행하고, 이를 통해, 트렌치 표면에 박막의 측벽산화막을 형성한다.
다음으로, 기판 결과물 상에 리프레쉬(refresh) 특성을 확보하기 위해 선형질화막을 증착한다. 그런다음, 상기 선형질화막 상에 트렌치 매립 산화막을 증착한 후, 패드질화막이 노출되도록 상기 트렌치 매립 산화막을 CMP(Chemical Mechanical Polishing)한다. 여기서, 상기 트렌치 매립 산화막은 HDP CVD(High Density Plasma Chemical Vapor Deposition) 공정을 이용하여 증착한다.
이후, 상기 패드질화막과 패드산화막을 차례로 제거하여 트렌치형의 소자분리막 형성을 완성한다.
그러나, 전술한 종래의 소자분리막 형성방법은 다음과 같은 문제점이 있다.
소자의 디자인 룰(Design Rule)이 미세해짐에 따라 트렌치 매립의 문제점이 대두되고 있고, 이러한 트렌치 매립의 문제를 해결하기 위해 HDP CVD 공정이 도입되었다. 그런데, 상기 HDP CVD 공정은 높은 바이어스 파워(Bias power)를 필요로 하는 바, 이러한 높은 바이어스 파워로 인해, 도 1 내지 도 3에서 볼 수 있는 바와 같이, 버블(Bubble), 리프팅(Lifting) 및 액티브 크랙(active crack) 등의 디펙트 (defect)를 유발하게 된다.
여기서, 상기 HDP CVD 공정은 바이어스 파워를 사용하여 증착 및 스퍼터링의 과정을 동시에 진행하는 공정으로 스퍼터링을 위한 바이어스 파워가 낮은 경우에는 버블 및 리프팅이 발생하지 않지만, 에스펙트 비(Aspect Ratio)가 높은 트렌치 내의 산화막 매립시에는 높은 바이어스 파워를 사용해야 하므로, 버블, 리프팅 및 액티브 크랙 등의 디펙트 발생을 피할 수 없다.
상기 리프팅 디펙트와 액티브 크랙 디펙트는 기판과 질화막간의 접착력 불량에 기인하는 것으로, 상기 리프팅 디펙트는 마치 질화막이 제거되지 않은 것과 같은 형태로 웨이퍼 중심부에 집중적으로 발생한다. 또한, 상기 리프팅 디펙트와 액티브 크랙 디펙트는 코어(core) 지역에서 많이 발생하며, 액티브 영역이 없어지거나 필드 지역의 HDP-산화막이 내려가는 형태로 나타난다.
상기 버블 디펙트는 선형질화막의 적용시 주변회로 영역에서 주로 발생하며, 리프팅 디펙트와는 달리 트렌치 매립 산화막의 증착 후 현미경으로 확인 가능하다.
한편, 상기한 버블 디펙트의 발생을 방지하기 위해, 종래에는 예비 열처리의 조건, 예컨데, 열처리 시간을 늘리는 등의 방법을 이용하고는 있지만, 이 경우에는 열처리 시간의 증가로 인해 전체 공정 시간이 증가하게 되므로 생산성 측면에서 바람직하지 못하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, HDP CVD 공정시의 버블, 리프팅 및 액티브 크랙 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 HDP CVD 공정시 높은 바이어스 파워를 사용할 수 있는 것으로 인해 트렌치 매립 마진을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.
도 1 내지 도 3은 종래 문제점을 설명하기 위한 사진.
도 4a 내지 도 4c는 리프팅 및 액티브 크랙에 기인한 디펙트를 도시한 사진.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
51 : 반도체 기판 52 : 패드산화막
53 : 패드질화막 54 : 트렌치
55 : 측벽산화막 56 : 선형질화막
57 : 트렌치 매립 산화막 57a : 제1산화막
57b : 제2산화막 60 : 소자분리막
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막 및 기판을 차례로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하도록 HDP CVD 공정을 이용하여 트렌치 매립 산화막을 증착하는 단계와, 상기 패드질화막이 노출되도록 트렌치 매립 산화막을 CMP하는 단계와, 상기 패드질화막과 패드산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법에 있어서, 상기 HDP CVD 공정을 이용하여 트렌치 매립 산화막을 증착하는 단계는 바이어스 파워를1000W 이하로 하여 진행하는 예비 증착 단계와 바이어스 파워를 2500∼2800W로 하여 진행하는 메인 증착 단계의 2단계로 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법을 제공한다.
또한, 본 발명의 방법은 상기 예비 증착 단계 전, O2의 유량을 100sccm 이하, He의 유량을 400sccm 이상으로 하면서 RF 파워를 400W 이상으로 하는 조건 하에서 예비 가열 단계를 수행한다.
여기서, 상기 예비 증착 단계는 SiH4, O2 및 He의 유량을 각각 67∼81sccm, 83∼101sccm 및 152∼180sccm으로 하면서 공정온도를 380∼420℃로 하여 진행하며, 200∼1000Å 두께의 산화막을 증착한다.
상기 메인 증착 단계는 SiH4, O2 및 He의 유량을 각각 90∼100sccm, 112∼ 130sccm 및 100∼164sccm으로 하여 진행한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리는 다음과 같다.
HDP CVD 공정은 막 증착 및 스퍼터링 식각의 과정을 동시에 진행하는 공정이며, 이때, 스퍼터링을 위해 바이어스 파워를 1000W 이상, 예컨데, 1500W 정도로 하여 진행함에 따라 버블, 리프팅 및 액티브 크랙 등의 디펙트가 발생하게 된다.
여기서, 스퍼터링을 위한 바이어스 파워를 낮출 경우, 버블 및 리프팅 디펙트는 발생되지 않지만, 소자의 디자인 룰이 감소됨에 따라 트렌치의 에스펙트 비가점점 커지고 있는 추세에서 안정적인 트렌치 매립을 이루기 위해서는 높은 바이어스 파워의 사용이 필수적이므로, 버블, 리프팅 및 액티브 크랙 등의 디펙트 발생은 피할 수 없다.
따라서, 본 발명은 트렌치 매립 산화막의 증착시 HDP CVD 공정을 이용하되, 상기 HDP CVD 공정을 예비 증착 단계와 메인 증착 단계의 2단계로 나누어 진행한다. 이때, 상기 예비 증착 단계는 기존의 1000W 이하, 바람직하게는 800W 정도로 낮추어 200Å 정도의 산화막이 증착되도록 진행하며, 반면, 메인 증착 단계는 오히려 통상 사용하는 바이어스 파워 보다 더 높게, 바람직하게는 2500∼2800W로 상향시켜 진행한다.
이렇게 하면, 예비 증착 단계시 바이어스 파워를 낮춘 것과 관련해서 버블, 리프팅 및 액티브 크랙 등의 디펙트 발생을 방지할 수 있게 되며, 또한, 메인 증착 단계시에는 바이어스 파워를 오히려 높인 것과 관련해서 트렌치 매립의 안정성을 확보할 수 있게 된다.
하기의 표 1 및 도 4a 내지 도 4c는 예비 증착 단계 추가에 따른 디펙트 발생 정도를 설명하기 위한 그래프이다. 여기서, 도 4a는 리프팅에 기인한 디펙트1을, 도 4b는 액티브 크랙에 기인한 디펙트2를, 그리고, 도 4c는 리프팅 또는 트롭성 디펙트3을 보여주는 사진이다.
테스트1 테스트2
공정조건 1단계 증착(1500W) 예비증착(800W)+메인증착(2600W)
디펙트1 개수 14 1
디펙트2 개수 11 0
디펙트3 개수 16 1
디펙트 총수 41 2
상기 표 1에 따르면, HDP CVD 공정을 2단계로 나누어 진행하되 예비 증착 단계를 추가하면서 이때의 바이어스 파워를 800W로 낮추어 200Å 정도의 산화막을 증착해줌에 따라 버블, 리프팅 및 액티브 크랙 등의 디펙트가 현저하게 줄어들었음을 볼 수 있다.
결론적으로, 본 발명은 HDP CVD 공정을 2단계로 나누어 진행하되, 1단계의 예비 증착 단계를 800W의 바이어스 파워로 진행하여 200Å의 산화막을 증착해 줌으로써 디펙트의 발생을 억제 또는 최소화시킬 수 있으며, 이에 따라, 공정 신뢰성은 물론 제조수율을 개선시킬 수 있다.
이하에서는 도 5a 내지 도 5d를 참조하여 본 발명에 따른 소자분리막 형성방법을 상세하게 설명하도록 한다.
도 5a를 참조하면, 반도체 기판(51) 상에 패드산화막(52)과 패드질화막(53)을 차례로 형성한다. 그런다음, 패드질화막(53) 상에 소자분리 영역을 한정하는 감광막 패턴(도시안됨)을 형성한 후, 상기 감광막 패턴을 이용해서 패드질화막(53)을 식각하고, 연이어, 식각된 패드질화막(53)을 이용해서 패드산화막(52) 및 기판(51)을 식각하여 트렌치(54)를 형성한다.
도 5b를 참조하면, 감광막 패턴을 제거한 상태에서 기판 트렌치 식각시에 발생된 식각 데미지를 회복시키기 위해 기판 결과물에 대해 희생산화 및 측벽산화 공정을 차례로 진행하고, 이를 통해, 트렌치 표면에 박막의 측벽산화막(55)을 형성한다. 그런다음, 상기 측벽산화막(55)을 포함한 기판의 전면 상에 리프레쉬 특성을 확보하기 위해 선형질화막(56)을 증착한다.
도 5c를 참조하면, 선형질화막(56) 상에 HDP CVD 공정에 따라 트렌치 매립 산화막(57)을 증착한다. 이때, 상기 트렌치 매립 산화막(57)을 증착하기 위한 HDP CVD 공정은 예비 증착 단계와 메인 증착 단계의 2단계로 진행한다.
자세하게, 먼저 예비 증착 단계에서 200∼1000Å 두께로 제1산화막(57a)을 증착한다. 이때, 바이어스 파워는 1000W 이하, 바람직하게 800W로 하며, 공정온도는 380∼420℃, 바람직하게 400℃ 정도로 하고, RF 파워는 400W 이상으로 한다. 그리고, SiH4와 O2 및 He의 유량은 각각 67∼81sccm, 83∼101sccm 및 152∼180sccm 정도로 한다.
그 다음, 메인 증착 단계에서 트렌치(54)를 완전히 매립시키는 두께로 제2산화막(57b)을 증착한다. 이때, 바이어스 파워는 2500∼2800W로 상향 조정하여 진행한다. 그리고, SiH4, O2 및 He의 유량을 각각 90∼100sccm, 112∼ 130sccm 및 100∼164sccm 정도로 한다.
이 경우, 예비 증착 단계에서 트렌치(54)의 표면에 제1산화막(57a)을 증착하였기 때문에 메인 증착 단계 진행시 바이어스 파워를 더 높일 수 있으며, 이에 따라, 트렌치 매립 효율을 더욱 향상시킬 수 있다. 또한, 메인 증착 단계시 바이어스 파워를 높인 것과 관련해서 결함을 유발할 수 있으나, 실질적으로 예비 증착 단계에 증착한 제1산화막(57a)이 이를 차단함으로써 버블, 리프팅 및 액티브 크랙 등의 디펙트는 일어나지 않는다.
도 5d를 참조하면, 패드질화막이 노출될 때까지 트렌치 매립 산화막을 CMP한다. 그런다음, 인산(H2PO4) 용액을 이용한 습식 식각으로 패드질화막을 제거하고,연이어, 불산(HF) 용액을 이용한 습식 세정으로 패드산화막을 제거하여 본 발명에 따른 트렌치형 소자분리막(60)의 형성을 완성한다.
이상에서와 같이, 본 발명은 HDP CVD 공정을 이용한 트렌치 매립 산화막의 증착을 예비 증착 단계와 메인 증착 단계의 2단계로 진행함으로써 상기 예비 증착 단계의 추가로 인해 버블, 리프팅 및 액티브 크랙 등의 디펙트 발생을 방지할 수 있으며, 또한, 상기 예비 증착 단계의 추가로 인해 메인 증착 단계시의 바이어스 파워를 높일 수 있으므로 트렌치 매립 특성을 더욱 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막 및 기판을 차례로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하도록 HDP CVD 공정을 이용하여 트렌치 매립 산화막을 증착하는 단계와, 상기 패드질화막이 노출되도록 트렌치 매립 산화막을 CMP하는 단계와, 상기 패드질화막과 패드산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법에 있어서,
    상기 HDP CVD 공정을 이용하여 트렌치 매립 산화막을 증착하는 단계는
    바이어스 파워를 1000W 이하로 하여 진행하는 예비 증착 단계와, 바이어스 파워를 2500∼2800W로 하여 진행하는 메인 증착 단계의 2단계로 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 예비 증착 단계 전, O2의 유량을 100sccm 이하, He의 유량을 400sccm 이상으로 하면서 RF 파워를 400W 이상으로 하는 조건 하에서 예비 가열 단계를 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 예비 증착 단계는 SiH4, O2 및 He의 유량을 각각 67∼81sccm, 83∼101sccm 및 152∼180sccm으로 하면서 공정온도를 380∼420℃로 하여 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서, 상기 예비 증착 단계는 200∼1000Å 두께의 산화막을 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서, 상기 메인 증착 단계는 SiH4, O2 및 He의 유량을 각각 90∼100sccm, 112∼130sccm 및 100∼164sccm으로 하여 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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