JP4696595B2 - 半導体ウェーハ及び半導体素子並びに半導体素子の製造方法 - Google Patents
半導体ウェーハ及び半導体素子並びに半導体素子の製造方法 Download PDFInfo
- Publication number
- JP4696595B2 JP4696595B2 JP2005052988A JP2005052988A JP4696595B2 JP 4696595 B2 JP4696595 B2 JP 4696595B2 JP 2005052988 A JP2005052988 A JP 2005052988A JP 2005052988 A JP2005052988 A JP 2005052988A JP 4696595 B2 JP4696595 B2 JP 4696595B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- region
- semiconductor
- semiconductor substrate
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dicing (AREA)
Description
チップサイズの半導体素子としては、例えば、半導体基板の表面に集積回路を形成し、この集積回路を覆う様に樹脂封止を形成したチップサイズパッケージ(CSP:Chip Size Package)が提案され、実用に供されている。
この場合、ダイシングの過程で半導体基板に反りや割れが生じる虞があり、この反りや割れを防ぐために、例えば、次の(1)〜(3)の様な構造のウェーハが提案されている。
このシリコン基板を上記のダイシングブレードを用いてその表面側から境界溝に沿って切断し、CSPとする(例えば、特許文献1参照)。
(2)シリコン基板の表面のスクライブ領域に断面矩形状の溝またはV溝を形成し、このシリコン基板の表面を溝も含めて樹脂封止したウェーハ。
厚みの薄いダイシングブレードを用いて上記のシリコン基板をその表面側から矩形状の溝またはV溝に沿って切断し、CSPとする(例えば、特許文献2、3参照)。
(3)シリコン基板の表面のスクライブ領域に幅広の溝を形成し、このシリコン基板の表面を溝も含めて樹脂封止したウェーハ。
このシリコン基板の裏面を研削(グラインド)することで、この幅広の溝をシリコン基板の裏面側に表出させ、厚みの薄いダイシングブレードを用いて上記のシリコン基板を表面側から溝に沿って切断し、CSPとする(例えば、特許文献4参照)。
この境界溝6は、厚みが概ね100μmのダイシングブレードを用いて形成される。
このシリコンウェーハを用いてCSPを作製する場合、樹脂封止層5及びシリコン基板1を上記のダイシングブレードを用いてその表面側から境界溝6に沿って切断する方法が採られる。
これらチッピング13、ひび割れ14、バリ15等が発生するという問題点は、従来の(2)または(3)のウェーハにおいても同様に生じていることから、CSP作製用のウェーハに共通の問題点である。
すなわち、本発明の半導体ウェーハは、半導体基板の一主面上に切断溝が形成される領域と、前記切断溝が形成される領域により区画された複数の集積回路形成領域とを有し、これらの集積回路形成領域それぞれに集積回路部を形成し、これらの集積回路部を含む前記一主面上に樹脂封止層を形成してなり、前記半導体基板及び前記樹脂封止層を前記切断溝が形成される領域にて前記樹脂封止層側から切断することで半導体素子を製造するための半導体ウェーハであって、前記半導体基板が前記シリコン基板であり、前記半導体基板の他の一主面のうち、前記切断溝が形成される前記一主面上の領域に対応する前記他の一主面の領域に、切断溝が形成される領域より幅が広い幅広の溝を形成してなることを特徴とする。
これにより、ダイシングブレード等の切断装置を用いて半導体ウェーハを切断溝が形成される領域にて切断・分離する際においても、半導体基板の切断面にチッピング、ひび割れ、バリ等が発生する虞が無くなり、切断・分離後の半導体基板の信頼性が高まる。
前記幅広の溝の底部の長手方向の断面は、V字状、U字状、円弧状のいずれか1種であることが好ましい。
このような構成とすることで、半導体基板の切断面にチッピング、ひび割れ、バリ等が発生する虞がさらに無くなる。
このような構成とすることで、前記半導体基板の切断面にチッピング、ひび割れ、バリ等が発生する虞が無くなる。これにより、半導体素子の製品歩留まりが向上し、信頼性も高まる。
このような構成とすることで、前記半導体基板の切断面にチッピング、ひび割れ、バリ等が発生する虞が無い。これにより、半導体素子の製品歩留まりがさらに向上し、信頼性もさらに高まる。
なお、これらの実施の形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。
図1は本発明の第1の実施形態のWLCSPを製造する際に用いられるシリコンウェーハ(半導体ウェーハ)を示す断面図であり、図において、21はシリコン基板(半導体基板)、22はシリコン基板21の表面(一主面)21aのスクライブ領域、23はシリコン基板21の表面21aのスクライブ領域22により区画された集積回路形成領域、24は集積回路形成領域23に形成された集積回路(部)、25は集積回路24、24を含む表面21a全体を覆う樹脂封止層、26はシリコン基板21の裏面(他の一主面)21bかつスクライブ領域22に対応する位置に形成されスクライブ領域22より幅広の溝であり、この溝26の底面は平坦面とされている。
例えば、切断溝の幅wが25〜83μmの場合、溝26の幅Wは35〜100μm、また、切断溝の幅wがより好ましい30〜45μmの場合、溝26の幅Wは40〜55μm、さらに、切断溝の幅wがさらに好ましい35μmの場合、溝26の幅Wは45μmとなる。なお、スクライブ領域22の幅は、切断溝の幅wにダイシングブレードの位置ズレ量を加えたもので、概ね120μmである。
ここで、溝26の最深部の深さDを上記の様に限定した理由は、厚みtの20%未満であると、溝を設けても設けなくてもその効果に差が生じないからであり、また、70%を超えると、強度不足となるからである。
ここでは、切断の際にダイシングブレードによりスクライブ領域22に形成される切断溝の幅をwとして説明する。
まず、図2(a)に示すように、通常のWLCSP製造プロセスにより、シリコン基板21の表面21aのスクライブ領域22により区画された集積回路形成領域23それぞれに集積回路24を形成する。
ここでは、後述するダイシングブレード34の厚みに対して、その厚み方向それぞれに5〜25μmの位置合わせズレの余裕、好ましくは15μm以上の位置合わせズレの余裕を見込むこととする。
このダイシングブレード31の回転数は、20000〜60000回転/分、好ましくは30000回転/分とする。
また、切削速度は、シリコン基板21に対して30〜70mm/秒、好ましくは40mm/秒とする。
これにより、スクライブ領域22に形成される切断溝の幅wより幅広の溝26が形成される。
例えば、グラインダーの回転数は4000〜8000回転/分、好ましくは5000回転/分とし、裏面21bの研削量を200〜450μm、好ましくは225μmとする。
これにより、ダイシングブレード31による溝26形成の際に生じたバリ等が削り落とされ、裏面21bは所定の平坦度を有する平坦面となる。
次いで、図2(d)に示すように、切断溝の幅wのダイシングブレード34を用い、このスクライブ領域22に沿って、樹脂封止層25及びシリコン基板21を切断する。なお、スクライブ領域22の幅は概ね120μmである。
この切欠部36には、ダイシングブレード34による切断に起因するチッピング、ひび割れ、バリ等は全く発生していない。
したがって、シリコン基板21の切断面にチッピング、ひび割れ、バリ等の無いWLCSPを得ることができ、製品歩留まり及び信頼性が高いWLCSPを得ることができる。
図4は本発明の第2の実施形態のWLCSPを製造する際に用いられるシリコンウェーハ(半導体ウェーハ)を示す断面図であり、本実施形態のシリコンウェーハが、上述した第1の実施形態のシリコンウェーハと異なる点は、第1の実施形態のシリコンウェーハでは、溝26の底面が平坦面とされているのに対し、本実施形態のシリコンウェーハでは、溝41の底面を、その中央部が最深部となるように断面V字型とした点である。
また、この溝41の底面の傾斜角(θ)は、30〜60°が好ましく、より好ましくは40〜50°、さらに好ましくは45°である。
この切欠部42の傾斜角(θ)は、溝41の底面の傾斜角(θ)と一致している。
この場合、ダイシングブレードの刃先を溝41の底面と相補形状の凸状(逆V字型)とすれば、シリコン基板21の裏面21bのスクライブ領域22に対応する位置に、断面V字型の溝41を形成することができる。
本実施形態においても、第1の実施形態と全く同様の作用・効果を奏することができる。
なお、断面V字型の溝41の替わりに断面U字型の溝を形成しても、同様の作用、効果を奏することができる。
図6は本発明の第3の実施形態のWLCSPを製造する際に用いられるシリコンウェーハ(半導体ウェーハ)を示す断面図であり、本実施形態のシリコンウェーハが、上述した第1の実施形態のシリコンウェーハと異なる点は、第1の実施形態のシリコンウェーハでは、溝26の底面が平坦面とされているのに対し、本実施形態のシリコンウェーハでは、溝51の底面を、その中央部が最深部となるように断面円弧状とした点である。
また、この溝51の底面の曲率半径(r)は、30〜250μmが好ましく、より好ましくは100〜150μm、さらに好ましくは125μmである。
この切欠部52の曲率半径(r)は、溝51の底面の曲率半径(r)と一致している。
この場合、ダイシングブレードの刃先を溝51の底面と相補形状の円弧状とすれば、シリコン基板21の裏面21bのスクライブ領域22に対応する位置に、断面円弧状の溝51を形成することができる。
本実施形態においても、第1の実施形態と全く同様の作用・効果を奏することができる。
Claims (8)
- 半導体基板の一主面上に切断溝が形成される領域と、前記切断溝が形成される領域により区画された複数の集積回路形成領域とを有し、これらの集積回路形成領域それぞれに集積回路部を形成し、これらの集積回路部を含む前記一主面上に樹脂封止層を形成してなり、前記半導体基板及び前記樹脂封止層を前記切断溝が形成される領域にて前記樹脂封止層側から切断することで半導体素子を製造するための半導体ウェーハであって、
前記半導体基板が前記シリコン基板であり、
前記半導体基板の他の一主面のうち、前記切断溝が形成される前記一主面上の領域に対応する前記他の一主面の領域に、切断溝が形成される領域より幅が広い幅広の溝を形成してなることを特徴とする半導体ウェーハ。
- 前記幅広の溝の底部は、側部より中心部が深くなっていることを特徴とする請求項1記載の半導体ウェーハ。
- 前記幅広の溝の底部の長手方向の断面は、V字状、U字状、円弧状のいずれか1種であることを特徴とする請求項2記載の半導体ウェーハ。
- 前記幅広の溝の最深部の深さは、前記半導体基板の厚みの20%以上かつ70%以下であることを特徴とする請求項1ないし3のいずれか1項記載の半導体ウェーハ。
- 請求項1ないし4のいずれか1項記載の半導体ウェーハを用いた半導体素子であって、
前記半導体基板及び前記樹脂封止層を前記切断溝が形成される領域にて前記樹脂封止層側から切断してなり、
前記半導体基板の前記他の一主面の周縁部には、前記幅広の溝の一部からなり、前記切断によって画成される前記半導体基板の切断面から窪む切欠部が形成されていることを特徴とする半導体素子。 - 前記切断溝が形成される領域にて切断された半導体基板の他の一主面の周縁部は、この半導体基板の側面に対して傾斜してなることを特徴とする請求項5記載の半導体素子。
- シリコン基板からなり、一主面上に切断溝が形成される領域により区画された複数の集積回路形成領域を有し、これらの集積回路形成領域それぞれに集積回路部が形成された半導体基板を用意し、
当該半導体基板の他の一主面のうち、前記切断溝が形成される前記一主面上の領域に対応する前記他の一主面の領域に、この切断溝が形成される領域より幅が広い幅広の溝を形成し、
次いで、前記集積回路部を含む前記一主面上に樹脂封止層を形成し、
次いで、前記半導体基板及び前記樹脂封止層を前記切断溝が形成される領域に沿って前記樹脂封止層側から切断することにより、前記集積回路部を個々に分離することを特徴とする半導体素子の製造方法。
- 前記幅広の溝の最深部の深さは、前記半導体基板の厚みの20%以上かつ70%以下であることを特徴とする請求項7に記載の半導体素子の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005052988A JP4696595B2 (ja) | 2005-02-28 | 2005-02-28 | 半導体ウェーハ及び半導体素子並びに半導体素子の製造方法 |
US11/270,334 US7518217B2 (en) | 2004-11-11 | 2005-11-09 | Semiconductor device, semiconductor wafer, chip size package, and methods of manufacturing and inspection therefor |
KR1020050106741A KR100856977B1 (ko) | 2004-11-11 | 2005-11-09 | 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 및 검사 방법 |
CN2008101300281A CN101345220B (zh) | 2004-11-11 | 2005-11-09 | 半导体器件,半导体晶片,芯片尺寸封装及制作和检测方法 |
TW094139281A TWI287838B (en) | 2004-11-11 | 2005-11-09 | Semiconductor device, semiconductor wafer, chip size package, and methods of manufacturing and inspection therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005052988A JP4696595B2 (ja) | 2005-02-28 | 2005-02-28 | 半導体ウェーハ及び半導体素子並びに半導体素子の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2006237471A JP2006237471A (ja) | 2006-09-07 |
JP2006237471A5 JP2006237471A5 (ja) | 2008-04-17 |
JP4696595B2 true JP4696595B2 (ja) | 2011-06-08 |
Family
ID=37044754
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005052988A Expired - Fee Related JP4696595B2 (ja) | 2004-11-11 | 2005-02-28 | 半導体ウェーハ及び半導体素子並びに半導体素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4696595B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10424548B2 (en) | 2016-09-28 | 2019-09-24 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor device |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5555065B2 (ja) * | 2010-06-11 | 2014-07-23 | ローム株式会社 | 半導体装置およびその製造方法 |
JP5770446B2 (ja) * | 2010-09-30 | 2015-08-26 | 株式会社ディスコ | 分割方法 |
JP5549532B2 (ja) * | 2010-10-21 | 2014-07-16 | 富士電機株式会社 | 半導体装置の製造方法 |
JPWO2013054917A1 (ja) * | 2011-10-13 | 2015-03-30 | 株式会社タムラ製作所 | 半導体素子及びその製造方法 |
JP6212339B2 (ja) * | 2013-09-20 | 2017-10-11 | 日本シイエムケイ株式会社 | リジッドフレックス多層プリント配線板の製造方法 |
JP2014143435A (ja) * | 2014-04-01 | 2014-08-07 | Fuji Electric Co Ltd | 半導体装置 |
TWI657510B (zh) * | 2014-10-02 | 2019-04-21 | 日商住友電木股份有限公司 | 半導體裝置之製造方法及半導體裝置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0288203A (ja) * | 1988-09-26 | 1990-03-28 | Nec Corp | 半導体素子の製造方法 |
JP2000124168A (ja) * | 1998-10-21 | 2000-04-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2001284293A (ja) * | 2000-03-31 | 2001-10-12 | Toyoda Gosei Co Ltd | 半導体ウエハーのチップ分割方法 |
JP2002075918A (ja) * | 2000-08-29 | 2002-03-15 | Matsushita Electric Ind Co Ltd | セラミック基板の製造方法および半導体装置の製造方法 |
JP2003124151A (ja) * | 2001-10-17 | 2003-04-25 | Disco Abrasive Syst Ltd | サファイア基板のダイシング方法 |
JP2005276855A (ja) * | 2004-03-22 | 2005-10-06 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
-
2005
- 2005-02-28 JP JP2005052988A patent/JP4696595B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0288203A (ja) * | 1988-09-26 | 1990-03-28 | Nec Corp | 半導体素子の製造方法 |
JP2000124168A (ja) * | 1998-10-21 | 2000-04-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2001284293A (ja) * | 2000-03-31 | 2001-10-12 | Toyoda Gosei Co Ltd | 半導体ウエハーのチップ分割方法 |
JP2002075918A (ja) * | 2000-08-29 | 2002-03-15 | Matsushita Electric Ind Co Ltd | セラミック基板の製造方法および半導体装置の製造方法 |
JP2003124151A (ja) * | 2001-10-17 | 2003-04-25 | Disco Abrasive Syst Ltd | サファイア基板のダイシング方法 |
JP2005276855A (ja) * | 2004-03-22 | 2005-10-06 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10424548B2 (en) | 2016-09-28 | 2019-09-24 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP2006237471A (ja) | 2006-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4696595B2 (ja) | 半導体ウェーハ及び半導体素子並びに半導体素子の製造方法 | |
US7777341B2 (en) | Semiconductor device | |
US8154133B2 (en) | Semiconductor device having low dielectric constant film and manufacturing method thereof | |
US7888236B2 (en) | Semiconductor device and fabrication methods thereof | |
JP5401301B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
US7518217B2 (en) | Semiconductor device, semiconductor wafer, chip size package, and methods of manufacturing and inspection therefor | |
KR101446288B1 (ko) | 반도체 장치의 제조 방법 | |
JP2010287592A (ja) | 半導体装置、半導体ウェハおよびその製造方法 | |
US20120286397A1 (en) | Die Seal for Integrated Circuit Device | |
CN215220707U (zh) | 半导体装置 | |
US8378458B2 (en) | Semiconductor chip with a rounded corner | |
JP4507175B2 (ja) | 半導体装置の製造方法 | |
JP2008211125A (ja) | 半導体装置およびその製造方法 | |
CN111696923B (zh) | 半导体装置及半导体装置的制造方法 | |
CN112185827A (zh) | 芯片晶圆、芯片封装结构及封装方法 | |
US20170117232A1 (en) | Semiconductor package and method for forming the same | |
US9892989B1 (en) | Wafer-level chip scale package with side protection | |
JP2005302985A (ja) | 半導体ウェーハおよび半導体チップ | |
WO2024052967A1 (ja) | 半導体装置の製造方法、構造体及び半導体装置 | |
TWI837690B (zh) | 半導體裝置及半導體製造裝置 | |
JP5770245B2 (ja) | 半導体装置 | |
TW202412194A (zh) | 半導體裝置之製造方法、結構體及半導體裝置 | |
JP2006108254A (ja) | 半導体チップの製造方法および半導体装置の製造方法 | |
US20210159198A1 (en) | Semiconductor structure and manufacturing method thereof | |
CN116825777A (zh) | 半导体装置及半导体制造装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080228 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080228 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100623 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100629 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100830 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101005 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101206 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110201 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110214 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4696595 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |