KR100856977B1 - 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 및 검사 방법 - Google Patents

반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 및 검사 방법 Download PDF

Info

Publication number
KR100856977B1
KR100856977B1 KR1020050106741A KR20050106741A KR100856977B1 KR 100856977 B1 KR100856977 B1 KR 100856977B1 KR 1020050106741 A KR1020050106741 A KR 1020050106741A KR 20050106741 A KR20050106741 A KR 20050106741A KR 100856977 B1 KR100856977 B1 KR 100856977B1
Authority
KR
South Korea
Prior art keywords
pattern
region
semiconductor
scribing
delete delete
Prior art date
Application number
KR1020050106741A
Other languages
English (en)
Other versions
KR20060052540A (ko
Inventor
하루미츠 후지타
마사하루 사사키
Original Assignee
야마하 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2004327784A external-priority patent/JP2006140276A/ja
Priority claimed from JP2005052988A external-priority patent/JP4696595B2/ja
Application filed by 야마하 가부시키가이샤 filed Critical 야마하 가부시키가이샤
Publication of KR20060052540A publication Critical patent/KR20060052540A/ko
Application granted granted Critical
Publication of KR100856977B1 publication Critical patent/KR100856977B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명의 반도체 웨이퍼는 반도체 기판의 메인 표면이 스크라이빙 영역(scribing region)에 의해 한정되는 영역을 형성하는 복수의 반도체 소자로 분할되고, 절단 영역의 폭 및 그 위치 시프트를 측정하기 위한 적어도 하나의 패턴이 스크라이빙 라인 상의 반도체 기판의 주변부에 근접하게 형성되는 방식으로 제조된다. 상기 패턴은 스크라이빙 라인을 횡단하도록 역 V형으로 정렬되는 복수의 마이크로 패턴과, 스크라이빙 라인의 양측에 형성되는 밀봉 링을 부분적으로 오버랩하는 한 쌍의 확대 패턴으로 구성된다. 절단 중에, 칩핑(chipping), 균열 및 버(burr)의 형성을 방지하기 위해 스크라이빙 영역과 대응하여 반도체 기판의 후면 상의 절단 영역의 폭보다 큰 폭을 갖는 채널을 형성하는 것이 가능하다.

Description

반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그 제조 및 검사 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR WAFER, CHIP SIZE PACKAGE, AND METHOD OF MANUFACTURING AND INSPECTION THEREFOR}
도 1은 본 발명의 제1 실시예에 따르는 실리콘 웨이퍼의 레이아웃을 도시하는 평면도이다.
도 2는 도 1에서 Y축 방향으로 놓인 스크라이빙 라인에 대하여 형성되는 마이크로 패턴을 도시하는 평면도이다.
도 3은 도 1에서 X축 방향으로 놓인 스크리빙 라인에 대하여 형성되는 마이크로 패턴을 도시하는 도면이다.
도 4A는 마이크로 패턴이 다이싱 라인에 대하여 대칭적으로 남겨지는 다이싱의 일례를 도시하는 도면이다.
도 4B는 마이크로 패턴이 다이싱 라인에 대하여 비대칭적으로 남겨지는 다이싱의 다른 예를 도시하는 도면이다.
도 4C는 마이크로 패턴이 밀봉 링으로부터 매우 작은 거리 떨어져 있는 상태로 다이싱 라인에 대하여 대칭적으로 남겨지는 다이싱의 또 다른 예를 도시하는 도면이다.
도 5는 제1 실시예의 제1 변형예에 따르는 실리콘 웨이퍼의 레이아웃의 규정 된 부분을 도시하는 평면도이다.
도 6은 제1 실시예의 제2 변형예에 따르는 실리콘 웨이퍼의 레이아웃의 규정된 부분을 도시하는 평면도이다.
도 7A는 제2 변형예에서 마이크로 패턴이 다이싱 라인에 대하여 대칭적으로 남겨지는 다이싱의 일례를 도시하는 도면이다.
도 7B는 제2 변형예에서 마이크로 패턴이 다이싱 라인에 대하여 비대칭적으로 남겨지는 다이싱의 다른 예를 도시하는 도면이다.
도 7C는 제2 변형예에서 마이크로 패턴이 밀봉 링으로부터 매우 작은 거리 떨어져 있는 상태로 다이싱 라인에 대하여 대칭적으로 남겨지는 다이싱의 또 다른 예를 도시하는 도면이다.
도 8은 제1 실시예의 제3 변형예에 따르는 실리콘 웨이퍼의 레이아웃의 규정된 부분을 도시하는 평면도이다.
도 9는 다이싱 후에 다이싱 라인에 근접한 종래 공지된 반도체 웨이퍼의 구조를 도시하는 단면도이다.
도 10은 다이싱 후에 종래 공지된 반도체 웨이퍼 상에 형성된 반도체 장치의 레이아웃을 도시하는 평면도이다.
도 11은 본 발명의 제2 실시예에 따르는 실리콘 웨이퍼의 구조를 도시하는 단면도이다.
도 12A는 집적 회로가 실리콘 기판의 메인 표면 상에 형성되는 웨이퍼 레벨 칩 사이즈 패키지를 제조하는 제1 단계를 도시하는 단면도이다.
도 12B는 채널이 다이싱 블레이드의 사용에 의해 실리콘 기판의 후면측에 형성되는 웨이퍼 레벨 칩 사이즈 패키지를 제조하는 제2 단계를 도시하는 단면도이다.
도 12C는 수지 밀봉층이 자외선 복사 시에 형성되는 웨이퍼 레벨 칩 사이즈 패키지를 제조하는 제3 단계를 도시하는 단면도이다.
도 12D는 수지 밀봉층과 실리콘 기판이 다이싱 블레이드의 사용에 의해 스크라이빙 영역을 따라 절단되는 웨이퍼 레벨 칩 사이즈 패키지를 제조하는 제4 단계를 도시하는 단면도이다.
도 13은 채널과 접속하는 컷아웃을 구비하는 웨이퍼 레벨 칩 사이즈 패키지의 구조를 도식적으로 도시하는 단면도이다.
도 14는 본 발명의 제2 실시예의 제1 변형예에 따르는 실리콘 웨이퍼의 구조를 도시하는 단면도이다.
도 15는 도 14에 도시되어 있는 실리콘 웨이퍼를 사용하여 제작되는 웨이퍼 레벨 칩 사이즈 패키지의 구조를 도시하는 단면도이다.
도 16은 본 발명의 제2 실시예의 제2 변형예에 따르는 실리콘 웨이퍼의 구조를 도시하는 단면도이다.
도 17은 도 16에 도시되어 있는 실리콘 웨이퍼를 사용하여 제작되는 웨이퍼 레벨 칩 사이즈 패키지의 구조를 도시하는 단면도이다.
도 18은 종래에 공지되어 있는 실리콘 웨이퍼의 구조를 도시하는 단면도이다.
도 19는 다이싱 블레이드를 사용하여 절단되는 도 18의 실리콘 웨이퍼의 구조를 도시하는 단면도이다.
도 20A는 다이싱으로 인한 도 18의 실리콘 웨이퍼에서의 치핑(chipping) 및 균열의 발생을 도시하는 확대 단면도이다.
도 20B는 다이싱으로 인한 도 18의 실리콘 웨이퍼에서의 균열 및 버(burr)의 발생을 도시하는 확대 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
21 : 실리콘 기판 21a : 메인 표면
22 : 배향 플랫 23, 24 : 스크라이빙 라인
25 : 칩 영역 26 : 패턴
27 : 패턴 31 : 밀봉 링
32 : 다이싱 라인
본 발명은 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지(CSP), 및 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)에 관한 것이다. 또한 본 발명은 반도체 웨이퍼의 제조 방법 및 검사 방법에 관한 것이다.
본 출원은 일본 특허출원 제2004-327784호 및 제2005-52988호에 대해 우선권을 주장하며, 이들 출원의 내용은 참고로 여기에 일체화되어 있다.
최근에, 디지털 카메라를 구비한 휴대 전화 및 노트북 퍼스널 컴퓨터와 같은 전자 장치가 치수, 두께 및 무게를 감소시키기 위해 급속히 개발되고 있으며, 그에 의해 종래 공지되어 있는 듀얼 인라인 패키지가 반도체 장치를 캡슐화한 칩 사이즈 패키지로 대체되고 있다.
칩 사이즈 패키지 내에 캡슐화된 여러 유형의 반도체 장치가 개발되어 실요화되고 있으며, 일본 특허공개 제H09-252027호는 칩 사이즈 패키지 내에 캡슐화된 반도체 장치의 일례를 개시한다. 여기에서, 집적 회로는 반도체 기판의 표면 상에 형상되어 수지 밀봉층으로 덮여진다.
칩 사이즈 패키지의 반도체 장치는, 격자형 방식으로 표면 상에 형성되어 스크라이빙 영역(scribing region)에 의해 각각 둘러싸이는 복수의 집적 회로를 구비하는 반도체 웨이퍼가 스크라이빙 라인을 따라 다이싱 블레이드를 사용하여 다이싱(또는 절단)되고, 그에 따라 개별 반도체 칩을 분리시키는 방식으로 제작된다.
도 9는 다이싱 후에 다이싱 라인(또는 절단 영역)에 근접한 종래 공지되어 있는 반도체 웨이퍼의 구조를 도시하는 단면도이고, 여기에서 참조 번호 1은 실리콘 기판을 나타내고, 참조 번호 2는 실리콘 기판(1)의 메인 표면(1a) 상에 형성되는 필드 산화막을 나타내며, 참조 번호 3a 내지 3c는 필드 산화막(2) 상에 개별적으로 형성되는 제1, 제2 및 제3 층간 절연막을 나타내고, 참조 번호 4a 내지 4c는 필드 산화막(2)의 개구(2a) 상에 개별적으로 형성되는 밀봉 링을 나타내며, 참조 번호 5는 제3 층간 절연막(3c)와 밀봉 링(4c)을 덮는 패시베이션막을 나타내고, 참조 번호 6은 스크라이빙 라인(또는 스크라이빙 영역)을 나타내며, 참조 번호 7은 칩 영역(즉, 반도체 장치의 소자의 형성에 사용하는 영역)을 나타내고, 참조 번호 8은 다이싱 라인(또는 절단 영역)을 나타낸다.
다이싱 단계에서, 다이싱 라인(8)의 폭 w와 스크라이빙 라인(6)의 폭 W는, 다이싱 라인(8)의 중심축 Ax'가 스크라이빙 라인(6)의 중심축 Ax로 시프트하는 위치 시프트가 정규 범위 내로 집속하는 방식으로 각각 설정된다. 예를 들면, 다이싱 라인(8)의 폭 w가 50㎛로 설정될 때, 스크라이빙 라인(6)의 폭 W는 대략 100㎛로 설정된다.
도 10은 다이싱 단계 후에 종래 공지되어 있는 반도체 웨이퍼의 레이아웃을 도시하는 평면도이고, 여기에서 참조 번호 11은 다이싱 라인(8)에 의해 분리되는 개별 반도체 칩을 나타내고, 참조 번호 12는 각각의 반도체 칩(11)에 매트릭스 방식으로 형성되는 땜납 볼을 나타내며, 여기에서 땜납 볼(12)은 실리콘 기판(1)의 메인 표면(1a) 상에 형성되는 집적 회로(도시 생략)에 전기적으로 접속되어 있다.
다이싱 라인(8)이 다이싱 시의 위치 시프트로 인해 규정된 허용한도를 초과하여 칩 영역(7)으로 부분적으로 연장함에 따라 밀봉 링(4a 내지 4c)에 손상을 주어 반도체 칩(11) 중의 하나의 저하가 발생할 가능성이 있다. 그러한 밀봉 링(4a 내지 4c)의 손상은 반도체 칩(11)의 내부 영역에 공기 중의 수분이 침입하기 쉽게 만든다. 이것은 시간당 제조 신뢰성의 저하의 요인이 되고, 따라서 제조업자가 검사를 실행하는 것이 필요하다.
아래와 같은 두가지 검사 방법이 제공된다:
(1) 제1 검사 방법
도 10에서, 각 땜납 볼(12)과 각 반도체 칩(11)의 직사각형 단부(13, 14) 사이의 거리 t1 및 t2가 측정된 후, 밀봉 링(4c)과 다이싱 라인(8) 사이의 거리 d가 거리 t1 및 t2에 기초하여 산출된다.
(2) 제2 검사 방법
각 제품 로트(lot)에 대해, 규정된 수의 반도체 칩(11)이 추출된 후 반도체 칩(11)의 주변부에 손상이 가해짐에 따라, 밀봉 링(4c)과 다이싱 라인(8) 사이의 거리 d를 직접 측정한다.
전술한 각각의 검사 방법에서, 거리 d가 정규의 범위에 속할 때 손상이 발생하기 어렵다고 판정하여, 대응하는 제품 로트는 양품이라고 판정된다. 이와 반대로, 거리 d가 정규의 범위를 초과하는 경우, 손상이 발생하기 쉽다고 판정하여, 대응하는 제품 로트가 불량품이라고 판정된다.
제1 검사 방법에 관하여, 땜납 볼(12)과 반도체 칩(11)의 직사각형 단부(13, 14) 사이의 거리 t1 및 t2는 비교적 길고, 비교적 낮은 정확도의 패터닝으로 배치되는 땜납 볼(12)의 위치결정에 기초하여 측정되므로, 거리 t1 및 t2의 측정 정확도는 낮아진다. 이로 인해, 밀봉 링(4c)과 다이싱 라인(8) 사이의 거리 d의 산출에 대한 정확도가 거리 t1 및 t2에 대한 낮은 측정 정확도로 인해 낮아진다. 또한, 제1 검사 방법은 거리 t1 및 t2를 측정하기 위한 특별히 설계된 장치를 필요로 하는 문제점이 있다.
제2 검사 방법은 밀봉 링(4c)과 다이싱 라인(8) 사이의 거리 d를 직접 측정하므로, 거리 d의 측정 정확도가 높아지지만, 검사를 실행하는데 장시간이 걸리고 곤란한 작업을 필요로 한다. 또한, 제2 검사 방법은 소위 파괴 검사이므로, 검사 후에 반도체 칩이 쓸모없게 된다.
다이싱 중에 반도체 기판에 만곡 및 균열의 발생을 회피하기 위해, 실리콘 웨이퍼가 아래의 기술적인 특징을 포함하는 구조를 갖도록 할 필요가 있다.
(1) 다이싱 블레이드를 사용하여 실리콘 기판의 후면 상의 집적 회로들 사이의 경계와 일치하여 채널이 형성되고, 그 후 실리콘 기판의 표면이 밀봉된 후 다이싱 블레이드를 사용하여 채널을 따라 절단되며, 그에 따라 일본 특허공개 2000-124168호 공보에 개시되어 있는 개별 칩 사이즈 패키지가 제작된다.
(2) 단면에 직사각형 또는 V형 채널을 갖는 채널이 실리콘 기판의 표면 상의 스크라이빙 영역 내에 형성된 후, 채널을 포함하는 실리콘 기판의 전체 표면이 수지로 밀봉되며, 그에 따라 실리콘 웨이퍼가 완성된다. 실리콘 기판의 표면은 감소된 두께를 갖는 다이싱 블레이드를 사용하여 직사각형 채널 또는 V형 채널을 따라 절단되며, 그에 따라 칩 사이즈 패키지가 제작되고, 그 예는 일본 특허공개 2000-195862호 공보 및 일본 특허공개 H11-111896호 공보에 개시되어 있다.
(3) 비교적 큰 폭을 갖는 채널이 실리콘 기판의 표면 상의 스크라이빙 영역에 형성된 후, 채널을 포함하는 실리콘 기판의 표면이 수지로 밀봉되며, 그에 따라 실리콘 웨이퍼가 완성된다. 그 후, 실리콘 기판의 후면이 폭이 넓은 채널이 실리콘 기판의 후면에 노출되도록 연마(또는 글라인딩)된 후, 실리콘 기판의 표면이 채 널을 따라 절단되며, 그에 따라 칩 사이즈 패키지가 제작되고, 그 예는 일본 특허공개 2001-85363호 공보에 개시되어 있다.
도 18은 전술한 구조 (1)을 갖는 실리콘 웨이퍼를 도시하는 단면도이고, 여기에서 참조 번호 101은 실리콘 기판을 나타내고, 참조 번호 102는 실리콘 기판(101)의 메인 표면(101a) 상의 스크라이빙 영역을 나타내며, 참조 번호 103은 스크라이빙 영역(102)에 의해 한정되는 집적 회로 형성 영역을 나타내고, 참조 번호 104는 집적 회로 형성 영역(103)에 형성되는 집적 회로를 나타내며, 참조 번호 105는 집적 회로(104)를 포함하는 메인 표면(101a)을 전체적으로 덮기 위한 수지 밀봉층을 나타내고, 참조 번호 106은 스크라이빙 영역(102)과 일치하여 실리콘 기판(101)의 후면(101b) 상의 규정된 위치에 형성되는 경계 채널을 나타낸다.
경계 채널(106)은 두께가 대략 100㎛로 설정된 다이싱 블레이드를 사용하여 형성된다.
칩 사이즈 패키지가 전술한 실리콘 웨이퍼를 사용하여 제작되는 경우, 수지 밀봉층(105)의 표면과 실리콘 기판(101)의 표면(101a)은 전술한 다이싱 블레이드를 사용하여 경계 채널(106)을 따라 절단된다.
칩 사이즈 패키지가 전술한 구조 (1)을 갖는 실리콘 웨이퍼를 사용하여 제작되는 경우, 실리콘 기판(101)의 표면은 스크라이빙 영역(102)의 폭과 대체로 일치하는 두께를 갖는 다이싱 블레이드를 사용하여 절단된다. 도 19에 도시된 바와 같이, 다이싱 블레이드(111)를 사용하여 표면(101a)을 절단함으로써 형성되는 다이싱 채널(112)은 후면(101b) 상의 경계 채널(106)로부터 벗어날 수 있어, 그들 간에 위 치 시프트 d를 갖게 된다. 다이싱의 완료 후에, 이것이 다이싱 채널(112)과 실리콘 기판(101)의 경계 채널(106)을 상호 접속시키는 소정 부분에 칩핑(chipping)(또는 쉘형 균형(113), 균열(114) 및 버(burr)(115)를 야기할 수 있다.
칩핑(113), 균열(114) 및 버(115)의 발생으로 인한 문제는 전술한 구조 (2) 및 (3)을 갖는 다른 실리콘 웨이퍼에서도 발생할 수 있으므로, 그러한 문제점은 칩 사이즈 패키지의 제조 시에 사용하는 모든 웨이퍼에 공통적인 것으로 보인다.
본 발명의 목적은 다이싱 블레이드와 같은 절단 도구를 사용하여 스크라이빙 라인을 따라 절단함으로써 개별 반도체 칩이 분리되는, 반도체 장치, 반도체 웨이퍼 및 칩 사이즈 패키지를 제공하는 것이다.
본 발명의 다른 목적은 반도체 웨이퍼에 대해 설정된 스크라이빙 라인의 위치 시프트 및 절단 폭이 특별히 설계된 측정 장치를 사용하지 않고 고정확도를 갖고 측정될 수 있는 검사 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 다이싱 중에 반도체 칩의 주변부에 칩핑, 균열 및 버가 발생하는 것을 방지할 수 있는 반도체 장치, 반도체 웨이퍼 및 웨이퍼 레벨 칩 사이즈 패키지를 제공하는 것이다.
본 발명의 제1 양태에서, 반도체 기판의 메인 표면이 스크라이빙 영역에 의해 한정되는 복수의 반도체 소자 형성 영역으로 분할되는 반도체 웨이퍼로서, 상기 반도체 웨이퍼는 상기 반도체 기판이 상기 스크라이빙 영역을 따라 절단될 때 절단 영역의 폭과 그 위치 시프트를 측정하기 위한 적어도 하나의 패턴을 포함하는, 반도체 웨이퍼가 제공된다. 상기 패턴은 예를 들면, 선형적으로 대칭적인 모양을 나타내고, 상기 반도체 기판의 상기 메인 표면의 주변부에 근접하게 형성되고, 상기 스크라이빙 영역 상으로 더욱 연장될 수 있다. 이것은 종래 쓸모없는 영역으로 생각되던 반도체 웨이퍼의 메인 표면의 주변부의 효율적인 사용에 기여하므로, 패턴을 형성하기 위해 반도체 웨이퍼와 반도체 소자 형성 영역을 확대할 필요가 없다. 또한, 패턴에 수치나 문자를 포함하는 식별 정보를 적용하는 것이 가능해진다.
전술한 반도체 웨이퍼로부터 추출되는 반도체 소자(집적 회로에 대응함)를 포함하는 반도체 장치로서, 패턴을 관측함으로써 절단 영역의 폭과 그 위치 시프트를 직접 측정할 수 있으므로, 측정 정확도를 향상시킬 수 있고 검사에 필요한 시간을 감소할 수 있게 된다. 반도체 장치는 반도체 소자를 캡슐화한 칩 사이즈 패키지를 사용하여 실현될 수 있다. 반도체 소자에 관한 절단 영역에서는 고장이 발생할 수 없기 때문에, 칩 사이즈 패키지에 대하여 전기 특성 및 신뢰성을 향상시킬 수 있다. 또한, 제조 수율을 향상시킬 수 있게 되므로, 비용을 저감시킬 수 있게 된다.
전술한 반도체 웨이퍼는 반도체 기판이 스크라이빙 영역을 따라 절단될 때 절단 영역의 폭과 그 위치 시프트를 측정하는데 사용되는 패턴을 형성하는 패턴 형성 단계를 수행함으로써 제조되고, 상기 패턴 형성 단계는 상기 반도체 웨이퍼 상의 반도체 소자 형성 영역에 반도체 소자를 형성하는 반도체 소자 형성 단계 중에 또는 그 후에 수행된다. 이 제조 방법은 반도체 웨이퍼의 종래 공지된 제조 프로 세스를 약간 변형함으로써 쉽게 실현될 수 있으며, 여기에서 전술한 패턴은 작업효율성에 어떠한 지연도 없고 제조 비용의 증가 없이 쉽게 형성될 수 있다. 또한, 반도체 소자 형성 단계는, 패턴 형성 단계가 외부 단자 형성 단계와 동시에 실행될 수 있도록, 반도체 소자에 전기적으로 접속되는 외부 단자를 형성하는 외부 단자 형성 단계를 포함할 수 있다.
또한, 전술한 반도체 웨이퍼는, 스크라이빙 영역을 따라 반도체 웨이퍼의 다이싱 전후에 패턴의 변화를 관측함으로써, 다이싱이 잘 실행되었는지의 여부에 관한 평가를 실행할 수 있게 되는, 검사를 받을 수 있다. 이 검사는 가시적으로 쉽게 실행될 수 있어 숙련된 작업자를 필요로 하지 않으므로, 제조 시에 작업 효율의 향상을 실현할 수 있고 전체 제조 비용을 저감할 수 있다.
본 발명의 제2 양태에서, 반도체 웨이퍼는, 스크라이빙 영역에 의해 한정되어 반도체 기판의 메인 표면 상에 형성되어 폴리머(또는 고분자) 화합물로 구성된 밀봉층으로 덮여지는 복수의 집적 회로 형성 영역을 포함하고, 스크라이빙 영역의 폭보다 큰 폭을 갖는 채널이 반도체 기판의 후면 상의 스크라이빙 영역과 대응하는 규정된 위치에 형성된다. 다이싱 블레이드와 같은 절단 도구를 사용하는 절단 단계에서는, 절단되는 스크라이빙 영역과 대응하는 반도체 기판의 후면 상의 넓은 채널의 형성에 기인하는 칩핑, 균열 또는 버의 형성을 회피할 수 있다. 이것은 반도체 웨이퍼로부터 추출되어 서로 분리되는 반도체 장치의 제조 시에 신뢰성을 향상시킨다.
이상에서, 채널은 그 측면부에 비해 최대 깊이를 갖는 중앙부를 갖는 바닥부 를 갖는다. 특히, 채널은 길이 방향으로 단면에서 V형 바닥부, U형 바닥부, 또는 반원형 바닥부를 갖는다. 이것은 절단 중에 칩핑, 균열 및 버의 형성에 관한 가능성을 더욱 감소시킨다.
채널의 폭은 절단 단계에서 상기 스크라이빙 영역에 형성되는 절단 채널의 폭보다, 상기 절단 채널의 폭과 비교하여, 1.2배 이상 1.4배 이하인 규정된 계수만큼 크다. 또한, 채널의 바닥부의 최대 깊이는 상기 반도체 기판의 두께보다, 상기 반도체 기판의 두께와 비교하여, 20% 내지 70%의 범위에 있는 규정된 계수만큼 작다. 또한, 스크라이빙 영역은 그 측면부에서 규정된 경사각으로 절단된다. 반도체 장치는 전술한 반도체 웨이퍼를 사용하여 제작되는 웨이퍼 레벨 칩 사이즈 패키지 내에 캡술화될 수 있다.
전술한 반도체 장치는 아래의 단계를 실행함으로써 제조된다:
(ⅰ) 반도체 기판의 후면 상의 스크라이빙 영역에 대응하는 규정된 위치에 스크라이빙 영역의 폭보다 큰 폭을 갖는 채널을 형성하는 제1 단계.
(ⅱ) 반도체 기판의 메인 표면을 완전히 덮기 위해 폴리머 화합물로 구성된 밀봉층을 형성하여, 집적 회로 형성 영역을 캡슐화하는 제2 단계.
(ⅲ) 반도체 기판 및 밀봉층을 스크라이빙 영역을 따라 절단하여, 집적 회로 형성 영역을 각각 포함하는 개별 칩들을 분리시키는 제3 단계.
이 제조 방법에서는, 반도체 기판의 후면 상에 넓은 채널의 제공으로 인해 절단 중에 칩핑, 균열, 또는 버가 형성되지 않는 반도체 장치를 제작할 수 있으므로, 제조 시의 수율 및 신뢰성을 향상시킬 수 있다.
본 발명은 첨부하는 도면을 참조하여 예로서 더욱 상세히 설명한다.
1. 제1 실시예
도 1은 본 발명의 제1 실시예에 따르는 실리콘 웨이퍼(즉, 반도체 웨이퍼)의 레이아웃을 도시하는 평면도이고, 여기에서 참조 번호 21은 실리콘 기판(또는 반도체 기판)을 나타내고, 참조 번호 22는 Y축 방향으로 실리콘 기판(21)의 하부의 주변부에 근접하게 형성되는 배향 플랫(orientation flat)을 나타내며, 참조 번호 23은 실리콘 기판(21)의 메인 표면(21a) 상에 X축 방향으로 정렬하는 밴드형 영역의 분할을 위한 스크라이빙 라인(또는 스크라이빙 영역)을 나타내고, 참조 번호 24는 실리콘 기판(21)의 메인 표면(21a) 상에 Y축 방향으로 정렬하는 밴드형 영역의 분할을 위한 스크라이빙 라인(또는 스크라이빙 영역)을 나타내며, 참조 번호 25는 서로 수직하는 스크라이빙 라인(23)과 스크라이이빙 라인(24)에 의해 분할되는 칩 영역(또는 반도체 소자 형성 영역)을 나타내고, 참조 번호 26은 Y축 방향으로 실리콘 기판(21)의 메인 표면(21a) 상의 하부의 주변부에 근접하게 형성되고, 스크라이빙 라인(24) 상에 형성되는, 패턴을 나타내며, 참조 번호 27은 X축 방향으로 실리콘 기판(21)의 메인 표면(21a) 상의 우측부의 주변부에 근접하게 형성되고, 스크라이빙 라인(23) 상에 형성되는, 패턴을 나타낸다.
패턴(26)은 실리콘 기판(21)이 도 2에 도시된 바와 같은 다이싱 블레이드와 같은 절단 도구를 사용하여 절단되는, 스크라이빙 라인(24)에 대하여 절단 영역의 폭 w 및 그 위치 시프트 s를 측정하는데 사용된다. 특히, 복수의 직사각형 마이크로 패턴(26a)이 스크라이빙 라인(24)을 횡단하도록 평면에서 보아 역 V형으로 형성 되고, 한 쌍의 밴드형 연장 패턴(26b)이 스크라이빙 라인(24)의 양측에 배치되는 칩 영역(25)의 밀봉 링(31)을 부분적으로 오버랩하도록 각각 형성된다. 즉, 경사 방식으로 정렬되는 2열의 마이크로 패턴(26a)은 스크라이빙 라인(24)의 중심축 Ax와 일치하는 선단 위치에서 서로 교차한다. 또한, 2열의 마이크로 패턴(26a)의 타 단은 각각 밀봉 링(31)의 상부를 통과하여 칩 영역(25)으로 연장한다.
도 3에 도시된 바와 같이, 패턴(27)은 90°만큼 회전된 전술한 패턴(26)과 대체로 일치하고, 실리콘 기판(21)이 다이싱 블레이드와 같은 절단 도구를 사용하여 절단되는 스크라이빙 라인(23)에 대하여 절단 영역의 폭 w와 그 위치 시프트 s를 측정하는데 사용되며, 여기에서 복수의 직사각형 마이크로 패턴(27a)은 평면에서 보아 역 V형으로 정렬되고, 한 쌍의 밴드형 연장 패턴(27b)가 스크라이빙 라인(23)의 양측에 배치되는 칩 영역(25)의 밀봉 링(31)을 오버랩하도록 형성된다. 즉, 경사 방식으로 정렬되는 2열의 마이크로 패턴(27a)은 스크라이빙 라인(23)의 중심축 Ax와 일치하는 선단 위치에서 서로 교차한다. 또한, 2열의 마이크로 패턴(27a)의 타 단은 밀봉 링(31)의 상부를 관통하여 칩 영역(25)으로 연장한다.
전술한 패턴(26, 27)은 집적 회로와 같은 반도체 소자가 칩 영역(25)에 각각 형성되는 단계 중에 또는 상기 단계 후에 패턴 형성 단계에서, 실리콘 기판(21)의 메인 표면(21a) 상의 규정된 위치에 형성된다.
특히, 이들 패턴(26, 27)은, 구리로 구성되어 칩 영역(25)에 형성되는 집적 회로와 같은 반도체 소자에 전기 접속되는 구리 포스트의 형성, 또는 구리 포스트 상에 형성되어 그 상단이 노출되는 땜납 범프(bump)의 형성, 또는 반도체 소자의 외부 전극에 대응하는 땜납 전극의 형성과 동시에 형성된다.
따라서, 패턴(26, 27)은 마스크 패턴을 간단히 변경함으로써 형성될 수 있다. 또한, 본 실시예는 패턴(26, 27)의 형성을 위한 특별한 단계를 필요로 하지 않으므로 유리하며, 따라서 제조 비용을 상승시킬 위험이 없다.
이어서, 전술한 실리콘 웨이퍼의 검사 방법을 설명한다.
실리콘 기판(21)의 다이싱(또는 절단) 전에, 연장된 패턴(26b) 사이에 한정된 공간에 존재하는 마이크로 패턴(26a)은 스크라이빙 라인(24)의 중심축 Ax에 대해 대칭적으로 역 V형으로 정렬된다.
실리콘 기판(21)이 스크라이빙 라인(24)을 따라 다이싱 블레이드와 같은 절단 도구를 사용하여 다이싱되는 경우, 다이싱 라인(32)은 패턴(26)의 중앙부를 절단하도록 형성될 수 있어, 마이크로 패턴(26)의 일부가 그 양측에 남아 있을 수 있게 된다(도 4A 내지 도 4C 참조).
도 4A에 도시된 바와 같이, 마이크로 패턴(26a)이 다이싱 라인(32)의 양측에 대칭적으로 남아 있다고 가정하면, 다이싱 라인(32)의 양단과 밀봉 링(31) 사이가 각각 동일한 거리로 되며, 이 경우에 다이싱 라인(32)의 중심축 Ax'는 스크라이빙 라인(24)의 중심축 Ax와 대체로 일치한다.
마이크로 패턴(26a)이 도 4B에 도시된 바와 같이 다이싱 라인(32)의 양측에 남아 있다고 가정하면, 다이싱 라인(32)의 우측단과 밀봉 링(31) 사이의 거리는 작아지고, 다이싱 라인(32)의 촤측단과 밀봉 링(31) 사이의 거리는 커지며, 이 경우에 다이싱 라인(32)의 중심축 Ax'는 스크라이빙 라인(24)의 중심축 Ax으로부터 위 치 시프트 s만큼 벗어난다.
마이크로 패턴(26)이 도 4C에 도시된 바와 같이 다이싱 라인(32)의 양측에 남아 있다고 가정하면, 다이싱 라인(32)의 양단과 밀봉 링(31) 사이는 각각 동일한 거리가 되고, 이 경우에 그 거리는 다이싱 라인(32)의 폭 w가 스크라이빙 라인(24)의 폭 W보다 약간 작아지도록 매우 작다.
상술한 바와 같이, 다이싱 라인(32)의 양측 상에 남아 있는 마이크로 패턴(26A)의 전체 형상을 관측함으로써, 다이싱이 잘 실행되었는지의 여부에 관한 평가를 실행하는 것이 가능하다. 이 관측이 가시적으로 쉽게 실행될 수 있고, 반드시 숙련된 작업자를 필요로 하지 않으므로, 다이싱이 스크라이빙 라인(24)을 따라 잘 실행되었는지의 여부에 관한 판정을 할 수 있게 된다. 전술한 평가 및 판정은 신속하고 쉽게 실현될 수 있다. 이것은 제조 시에 작업효율의 향상을 가져 오고, 전체 제조 비용을 감소시킨다.
전술한 검사는 다이싱 라인(32)의 양측에 남아 있는 마이크로 패턴(26a)의 전체 형상을 직접 및 가시적으로 관측함으로써 실행된다. 즉, 다이싱 라인(32)의 폭 w와 그 위치 시프트 s를 고정확도를 갖고 직접 측정하는 것이 가능해진다.
패턴(26)과 유사하게, 패턴(27)과 관련하여 다이싱 라인의 품질에 대하여 평가를 실행할 수 있다.
본 실시예의 실리콘 웨이퍼는 집적 회로가 형성되는 개별 칩 영역(25)을 분리시키기 위해, 서로 수직하는 스크라이빙 라인(23, 24)을 따라 절단된다. 따라서, 개별 칩을 캡슐화한 칩 사이즈 패키지를 제작할 수 있다.
이들 칩은 다이싱 라인(32)에 관하여 번거롭지 않게 되므로, 상술한 바와 같이 제조되는 칩을 캡슐화한 칩 사이즈 패키지에 대해 전기 특성 및 신뢰성을 현저하게 향상시킬 수 있게 된다.
제1 실시예는 다양한 방법으로 변형될 수 있으므로, 이하 변형예를 설명한다.
(a) 제1 변형예
도 5는 제1 실시예의 제1 변형예에 따르는 실리콘 웨이퍼(또는 반도체 웨이퍼)의 레이아웃의 규정된 부분을 도시하는 평면도이고, 도 2에 도시된 것과 동일한 부분은 동일한 참조 번호로 표시하여 그 상세한 설명은 생략한다. 제1 변형예는 마이크로 패턴(41a)의 역 V형 정렬에 의해 실현되는 패턴(41)을 특징으로 한다. 복수의 직사각형 마이크로 패턴(26a)이 평면에서 보아 역 V형으로 정렬되어 있는 전술한 패턴(26)(도 2 참조)과 비교하면, 패턴(41)은 평면에서 보아 역 V형으로 정렬되어 있는 작은 직경을 각각 갖는 복수의 스폿형 마이크로 패턴(41a)으로 구성된다.
제1 변형예의 실리콘 웨이퍼에 대한 검사는 전술한 실리콘 웨이퍼에 대해서와 유사하게 실행되며, 여기에서 연장된 패턴(26b) 사이에 한정되는 공간에서의 마이크로 패턴(41a)의 전체 형상을 관측함으로써, 스크라이빙 라인(24)에 대하여 다이싱이 잘 실행되었는지의 여부에 관한 평가를 실행할 수 있다. 즉, 검사는 숙련된 작업자를 필요로 하지 않고, 스크라이빙 라인(24)에 대하여 다이싱이 잘 실행되었는지의 여부에 관한 판정을 가시적으로 행할 수 있다. 이것은 제조 시의 작업효 율을 향상시키고, 제조 비용을 감소시킨다.
(b) 제2 변형예
도 6은 제2 변형예에 따르는 실리콘 웨이퍼(또는 반도체 웨이퍼)의 레이아웃의 규정된 부분을 도시하는 평면도이고, 여기에서 도 2에 도시되어 있는 것과 동일한 부분은 동일한 참조 번호로 표시하고 그 상세한 설명은 생략한다. 제2 변형예는 마이크로 패턴(26a)의 역 V형 정렬에 의해 실현되는 패턴(51)을 특징으로 한다. 복수의 직사각형 마이크로 패턴(26a)이 스크라이빙 라인(24)을 통과하도록 평면에서 보아 역 V형으로 정렬되는 전술한 패턴(26)과 비교하면, 패턴(51)은 스크라이빙 라인(24)의 공간 내에 평면에서 보아 역 V형으로 정렬되는 복수의 직사각형 마이크로 패턴(26a)으로 구성된다.
제2 변형예의 실리콘 웨이퍼에 대한 검사는 전술한 실리콘 웨이퍼에 대해서와 유사하게 실행되며, 여기에서 스크라이빙 라인(24)에 대하여 다이싱이 잘 실행되었는지의 여부에 관한 평가를 실행할 수 있다.
즉, 제2 변형예의 실리콘 웨이퍼가 스크라이빙 라인(24)을 따라 다이싱 블레이드와 같은 절단 도구를 사용하여 다이싱될 때, 패턴(51)의 중앙부는 제1 실시예와 기본적으로 유사하게, 마이크로 패턴(26a)의 일부가 다이싱 라인(32)의 양측 상에 남아 있도록 절단된다(도 4A 내지 도 4C 참조).
도 7A에 도시된 바와 같이, 마이크로 패턴(26a)이 다이싱 라인(32)에 대해 대칭인 형상으로 남아 있다고 가정하면, 여기에서 다이싱 라인(32)의 중심축 Ax'는 스크라이빙 라인(24)의 중심축 Ax와 대체로 일치한다.
마이크로 패턴(26a)이 도 7B에 도시된 바와 같은 형상으로 남아 있다고 가정하면, 여기에서 다이싱 라인(32)의 중심축 Ax'은 스크라이빙 라인(24)의 중심축 Ax로부터 위치 시프트 s만큼 벗어나 있다.
마이크로 패턴(26a)이 도 7C에 도시된 바와 같은 형상으로 남아 있다고 가정하면, 여기에서 다이싱 라인(32)의 양단부와 밀봉 링(31) 사이의 거리가 각각 매우 짧으며, 이 경우에 다이싱 라인(32)의 폭 w는 스크라이빙 라인(24)의 폭 W보다 약간 작아진다.
제1 실시예에서 실행된 검사에서와 유사하게, 제2 변형예의 실리콘 웨이퍼는 검사되며, 다이싱 라인(32)의 양측 상에 남아 있는 마이크로 패턴(26a)의 전체 형상을 간단히 관측함으로써, 스크라이빙 라인(24)에 대해 다이싱이 잘 실행되었는지의 여부에 관한 판정을 시각적으로 행할 수 있게 된다. 즉, 다이싱이 잘 실행되었는지의 여부에 관한 판정을 신속하고 쉽게 행할 수 있다. 이것은 제조 시에 작업효율을 향상시키고 제조 비용을 감소시킨다.
제2 변형예는 패턴(51)이 스크라이빙 라인(24)의 공간 내에 형성되도록 설계되기 때문에, 실리콘 웨이퍼가 개별 칩으로 분할된 후에 검사가 실행될 수 있다.
(c) 제3 변형예
도 8은 제1 실시예의 제3 변형예에 따르는 실리콘 웨이퍼(또는 반도체 웨이퍼)의 레이아웃의 규정된 부분을 도시하는 평면도이고, 여기에서 도 5에 도시된 것과 동일한 부분은 동일한 참조 번호로 나타내고, 그 상세한 설명은 생략한다. 제3 변형예는 마이크로 패턴(41a)의 역 V형 정렬에 의해 실현되는 패턴(61)을 특징으로 한다. 복수의 직사각형 마이크로 패턴(26a)이 평면에서 보아 역 V형으로 정렬된 제2 변형예에 사용된 패턴(51)(도 6 참조)과 비교하면, 패턴(61)은 스크라이빙 라인(24)의 공간 내에 평면에서 보아 역 V형으로 정렬된 작은 직경을 각각 갖는 복수의 스폿형 마이크로 패턴(41a)으로 구성된다.
제2 변형예의 실리콘 웨이퍼 상에서 실행되는 검사에서와 유사하게, 제3 변형예에서는 연장된 패턴(26b) 사이에 한정된 공간에서의 마이크로 패턴(41a)의 전체 형상을 관측함으로써, 스크라이빙 라인(24)에 대하여 다이싱이 잘 실행되었는지의 여부에 관한 평가를 실행할 수 있는 방식으로 검사가 실행된다. 검사는 숙련된 작업자를 필요로 하지 않고, 스크라이빙 라인(24)에 대해 다이싱이 잘 실행되었는지의 여부에 관한 판정을 가시적으로 행할 수 있다. 이것은 제조 시에 작업효율을 향상시키고 제조 비용을 감소시킨다.
전술한 바와 같이, 제1 실시예와 그 변형예들은 패턴(26, 27, 41, 51 및 61)이 실리콘 기판(21)의 메인 표면(21a)의 주변부에 근접하게 규정된 위치에 적절히 형성되어, 스크라이빙 라인(24)을 따라 실리콘 기판(21)의 절단으로 인해 형성되는 절단 영역의 폭 w와 그 위치 시프트 s를 측정하기 위해 사용되는 것을 특징으로 한다. 따라서, 제1 실시예는 칩 사이즈 패키지뿐만 아니라 반도체 칩을 캡슐화한 다른 유형의 패키지에도 적용 가능하므로, 제조 시에 큰 산업적 효과를 가져올 수 있다.
2. 제2 실시예
반도체 장치 및 그 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 본 발명의 제2 실시예에 따라 설명한다.
도 11은 본 발명의 제2 실시예에 따르는 웨이퍼 레벨 칩 사이즈 패키지의 제조 시에 사용하는 실리콘 웨이퍼(또는 반도체 웨이퍼)를 도시하는 단면도이고, 여기에서 참조 번호 121은 실리콘 기판(또는 반도체 기판)을 나타내며, 참조 번호 122는 실리콘 기판(121)의 메인 표면(121a) 상에 형성되는 스크라이빙 영역을 나타내고, 참조 번호 123은 실리콘 기판(121)의 메인 표면(121a) 상의 스크라이빙 영역(122)에 의해 한정되는 집적 회로 형성 영역을 나타내며, 참조 번호 124는 집적 회로 형성 영역(123) 내에 각각 형성되는 집적 회로를 나타내고, 참조 번호 125는 집적 회로(124)를 포함하는 메인 표면(121a)을 전체적으로 덮는 수지 밀봉층을 나타내며, 참조 번호 126은 스크라이빙 영역(122)에 대응하여 실리콘 기판(121)의 후면(121b) 상의 규정된 위치에 형성되어, 스크라이빙 영역(122)의 폭보다 큰 비교적 큰 폭을 갖는 채널을 나타낸다.
실제로, 실리콘 웨이퍼 상의 집적 회로(124) 상에 재배선층, 구리 포스트 및 범프 전극이 형성되며, 편의를 위해 이들은 도 11에서 특별히 설명하거나 도시하지 않는다.
채널(126)의 폭 W는, 실리콘 웨이퍼가 다이싱 블레이드와 같은 절단 도구를 사용하여 절단될 때 스크라이빙 영역(122)에 형성되는 절단 채널의 폭보다 규정된 계수만큼 즉, 1.2배 이상 1.4배 이하만큼 큰 것이 바람직하다. 바람직하게는, 이 계수는 1.22배 이상 1.33배 이하, 더욱 바람직하게는 1.28배이다.
절단 채널의 폭 w가 25㎛로부터 83㎛까지의 범위에 있는 경우, 채널(126)의 폭 W는 35㎛로부터 100㎛까지의 범위에 있다. 바람직하게는, 절단 채널의 폭 w가 30㎛로부터 45㎛까지의 범위에 있는 경우, 채널(126)의 폭 W는 40㎛로부터 55㎛의 범위에 있다. 더욱 바람직하게는, 절단 채널의 폭 w가 35㎛인 경우, 채널(126)의 폭 W는 45㎛이다. 스크라이빙 영역(122)의 폭은 절단 채널의 폭 w에 다이싱 블레이드의 위치 시프트를 가산함으로써 결정되며, 따라서 대략 120㎛로 설정된다.
채널(126)의 폭 W가 상술한 바와 같이 제한되는 이유는 후술한다.
채널(126)의 폭 W가 절단 채널의 폭 w의 1.2배 미만인 경우, 다이싱 블레이드의 위치 시프트를 흡수할 수 없을 가능성이 있다. 채널(126)의 폭 W가 절단 채널의 폭 w의 1.4배를 초과하는 경우, 강도 및 강성에 관한 문제가 발생하고, 채널(126)이 수평 라인과 간섭할 수 있는 문제가 발생한다.
채널(126)의 최대 깊이 D는 실리콘 기판(121)의 두께 t에 비해 20%로부터 70%까지의 범위에 있는 것이 필요하다. 바람직하게는, 최대 깊이 D는 실리콘 기판(121)의 두께 t에 비해 30%로부터 60%까지의 범위에 있다. 더욱 바람직하게는, 최대 깊이 D는 두께 t의 50%로 설정된다.
채널(126)의 최대 깊이 D가 상술한 바와 같이 제한되는 이유는 후술한다.
채널(126)의 최대 깊이 D가 두께 t의 20% 미만인 경우, 채널(126)의 제공에 기인하는 기술적인 효과는 발생하지 않는다. 채널(126)의 최대 깊이 D가 두께 t의 70%를 초과하는 경우, 실리콘 웨이퍼는 대체로 강도나 강성에 관하여 불충하게 된다.
이어서, 제2 실시예의 웨이퍼 레벨 칩 사이즈 패키지의 제조 방법을 설명하 며, 여기에서 실리콘 웨이퍼는 다이싱 블레이드에 의해 절단되고, 그에 의해 폭 w를 갖는 절단 영역이 스크라이빙 영역(122)에 형성된다.
도 12A에 도시된 바와 같이, 웨이퍼 레벨 칩 사이즈 패키지를 제조하는 통상의 프로세스에서, 실리콘 기판(121)의 메인 표면(121a) 상에 스크라이빙 영역(122)에 의해 한정되는 집적 회로 형성 영역(123)에 집적 회로(124)가 각각 형성된다.
이어서, 도 12B에 도시된 바와 같이, 두께가 스크라이빙 영역(122)에 형성된 절단 채널의 폭 w보다 큰 다이싱 블레이드(131)를 사용하여, 스크라이빙 영역(122)에 대응하는 실리콘 기판(121)의 후면(121b) 상의 규정된 위치에 채널(126)이 형성된다.
이상에서, 후술하는 다이싱 블레이드(134)의 두께 방향으로의 양측에 대하여, 5㎛로부터 25㎛까지의 허용오차(또는 마진), 바람직하게는 15㎛ 이상의 허용오차(또는 마진)를 추정하고 있다.
즉, 절단 채널의 폭 w가 25㎛로부터 83㎛까지의 범위에 있는 경우, 다이싱 블레이드(131)의 두께는 대응하여 35㎛로부터 100㎛까지의 범위에 있다. 바람직하게는, 절단 채널의 폭 w가 30㎛로부터 45㎛까지의 범위에 있는 경우, 다이싱 블레이드(131)의 두께는 대응하여 40㎛로부터 55㎛까지의 범위에 있다. 더욱 바람직하게는, 절단 채널의 폭 w가 35㎛인 경우, 다이싱 블레이드(131)의 두께는 대응하여 45㎛로 설정된다.
다이싱 블레이드(131)의 회전 속도는 분당 20000 내지 60000회의 범위에 있을 수 있고, 바람직하게는, 분당 30000회로 설정된다.
절단 속도는 실리콘 기판(121)에 대하여 초당 30㎜ 내지 70㎜의 범위에 있을 수 있고, 바람직하게는 초당 40㎜로 설정된다.
따라서, 폭이 스크라이빙 영역(122)에 형성되는 절단 채널의 폭 w보다 큰 채널(126)을 형성할 수 있게 된다.
이어서, 실리콘 기판(121)의 후면(121b)은 그라인더와 같은 도구를 사용하여 연마(또는 그라인딩)된다.
예를 들면, 그라인더의 회전 속도는 분당 4000 내지 8000회의 범위에 있을 수 있고, 바람직하게는 분당 5000회로 설정된다. 또한, 그라인딩 속도는 실리콘 기판(121)의 후면(121b)에 대하여 200㎛ 내지 450㎛의 범위에 있을 수 있고, 바람직하게는 225㎛로 설정된다.
따라서, 다이싱 블레이드(131)를 사용하여 채널(126)의 형성 중에 형성되는 버를 절단할 수 있게 되므로, 실리콘 기판(121)의 후면(121b)을 소정의 평탄도로 평탄하게 만들 수 있게 된다.
이어서, 도 12C에 도시된 바와 같이, 집적 회로(124)를 포함하는 실리콘 기판(121)의 메인 표면(121a)의 전체에 걸쳐 액체 절연 수지(132)가 도포된다. 그 후, 절연 수지(132)는 자외선(UV)(133)이 복사되어 경화되며, 그에 따라 수지 밀봉층(125)을 형성한다. 작업효율을 고려하여, 에폭시 수지 및 폴리이미드 수지와 같은 2액성 수지를 사용하는 것이 바람직할 수 있지만, 필요하면 1액성 수지를 사용하는 것도 가능하다.
이어서, 수지 밀봉층(125)은 구리 포스트(도시 생략)의 표면을 노출시키기 위해 화학기계적 연마(CMP)된다.
이어서, 도 12D에 도시된 바와 같이, 두께가 절단 채널(135)의 폭 w와 일치하는 다이싱 블레이드(134)를 사용하여, 수지 밀봉층(125)과 실리콘 기판(121)이 스크라이빙 라인(122)을 따라 절단되며, 그 폭은 대략 120㎛로 설정된다.
도 12D에 도시된 바와 같이, 다이싱 블레이드(134)가 채널(126)의 폭의 범위 내에서 위치 시프트 d'(대략 10㎛)만큼 벗어난 경우에도, 다이싱 블레이드(134)를 사용하여 절단을 연속적으로 실행할 수 있다. 절단 채널(135)의 바닥부가 채널(126)에 도달하도록 더 깊어지는 경우, 절단 채널(135)과 채널(126) 사이에서 상호 접속하는 실리콘 기판(121)의 절단면에 칩핑, 균열 또는 버가 발생할 가능성은 없다.
도 13은 상술한 바와 같이 제작되는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 도시하는 단면도이며, 여기에서 채널(126)의 형성에 부분적으로 기여하는 단면에서 직사각형을 갖는 컷아웃(136)이 실리콘 기판(121)의 후면(121b)의 주변부에 있다.
다이싱 블레이드(134)를 사용하는 절단에 무관하게 컷아웃(136)에 칩핑, 균열 및 버가 발생하지 않는다.
요약하면, 실리콘 기판(121)의 절단면에 칩핑, 균열 또는 버를 갖지 않는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)를 신뢰할 수 있게 제작 가능해진다. 따라서, 높은 수율과 높은 신뢰성을 갖는 웨이퍼 레벨 칩 사이즈 패키지를 제작할 수 있다.
상술한 바와 같이, 제2 실시예의 실리콘 웨이퍼에서는, 폭이 스크라이빙 영역(122)의 폭보다 큰 채널(126)이 스크라이빙 영역(122)과 대응하여 실리콘 기판 (121)의 후면(121b) 상의 규정된 위치에 형성된다. 스크라이빙 영역(122)이 위치 시프트 d'를 갖는 다이싱 블레이드(134)를 사용하여 절단되는 경우에도, 위치 시프트 d'가 채널(126)의 폭의 바람직한 범위 내에 있을 수 있게 하므로, 실리콘 기판(121)의 절단면에 칩핑, 균열 또는 버를 갖지 않는 웨이퍼 레벨 칩 사이즈 패키지를 신뢰할 수 있게 제작 가능해진다. 그 결과, 높은 수율 및 높은 신뢰성을 갖는 웨이퍼 레벨 칩 사이즈 패키지를 제작할 수 있다.
제2 실시예는 다양한 방법으로 변형될 수 있으므로, 그 변형예를 후술한다.
(a) 제1 변형예
도 14는 본 발명의 제2 실시예의 제1 변형예에 따르는 웨이퍼 레벨 칩 사이즈 패키지용으로 사용되는 실리콘 웨이퍼(또는 반도체 웨이퍼)의 구조를 도시하는 단면도이다. 채널(126)이 평탄한 바닥부를 갖는 도 11에 도시된 상기 실리콘 웨이퍼와 비교하면, 제1 변형예의 실리콘 웨이퍼는 채널(141)이 단면에서 V형 바닥부를 갖고 이 바닥부의 중앙이 최대 깊이 D를 갖도록 설계된다.
채널(141)의 폭 W와 깊이 D 사이의 관계는 채널(126)의 폭 W와 깊이 D 사이의 관계와 동일하다. 또한, 채널(141)의 V형 바닥부는 30° 내지 60°의 범위에 있는 경사각 θ를 갖는다. 바람직하게는, 경사각은 40° 내지 50°의 범위에 있고, 더욱 바람직하게는 45°로 설정된다.
도 15는 도 14에 도시된 전술한 실리콘 웨이퍼를 사용하여 제작되는 웨이퍼 레벨 칩 사이즈 패키지의 구조를 도시하는 단면도이며, 여기에서 채널(141)의 형성에 부분적으로 기여하는 사다리꼴 컷아웃(142)가 실리콘 기판(121)의 후면(121b)의 근처에 형성된다. 각각의 컷아웃(142)은 채널(141)의 바닥부의 경사각 θ에 일치하는 경사각을 갖는다.
이 웨이퍼 레벨 칩 사이즈 패키지는 도 13에 도시된 상기 웨이퍼 레벨 칩 사이즈 패키지와 유사하게 제작될 수 있다.
특히, 실리콘 기판(121)의 후면(121b)은, 에지가 채널(141)의 바닥부에 상보적으로 형성되는 다이싱 블레이드를 사용하여 절단되고, 바꿔 말하면, V형 채널(141)이 스크라이빙 영역(122)에 대응하여 실리콘 기판(121)의 후면(121b) 상의 규정된 위치에 신뢰할 수 있게 형성될 수 있도록 돌출형(또는 역 V형)을 갖는다.
제1 변형예는 제2 실시예와 동일한 규정된 동작 및 효과를 나타낼 수 있다. 그런데, V형 채널(141)은 U형 채널(즉, 단면에서 U형을 갖는 채널)로 대체될 수 있으며, 여기에서 규정된 동작 및 효과를 나타내는 것도 가능하다.
(b) 제2 변형예
도 16은 본 발명의 제2 실시예의 제2 변형예에 따르는 웨이퍼 레벨 칩 사이즈 패키지를 제조하는데 사용되는 실리콘 웨이퍼(또는 반도체 웨이퍼)의 구조를 도시하는 단면도이다. 채널(126)이 평탄한 바닥부를 갖는 도 11에 도시된 상기 실리콘 웨이퍼와 비교하면, 도 16에 도시된 실리콘 웨이퍼는 채널(151)이 단면에서 반원형 바닥부를 갇고 이 바닥부의 중앙이 최대 깊이 D를 갖도록 설계된다.
채널(151)의 폭 W와 깊이 D 사이의 관계는 채널(126)의 폭 W와 깊이 D 사이의 관계와 동일하다.
채널(151)의 바닥부의 곡률 반경 r은 30㎛ 내지 250㎛의 범위에 있다. 바람 직하게는, 곡률 반경 r은 100㎛ 내지 150㎛의 범위에 있고, 더욱 바람직하게는 125㎛로 설정된다.
도 17은 도 16에 도시된 실리콘 웨이퍼를 사용하여 제작되는 웨이퍼 레벨 칩 사이즈 패키지를 도시하는 단면도이며, 여기에서 채널(151)의 형성에 부분적으로 기여하는 반원형 컷아웃(152)이 실리콘 기판(121)의 후면(121b)의 주변부에 형성된다.
각각의 컷아웃(152)은 채널(151)의 바닥부에서의 곡률 반경 r과 일치하는 곡률 반경을 갖는다.
이 웨이퍼 레벨 칩 사이즈 패키지는 도 11에 도시된 상기 웨이퍼 레벨 칩 사이즈 패키지와 유사하게 제조될 수 있다.
특히, 실리콘 기판(121)의 후면(121b)은, 에지가 채널(151)의 바닥부에 상보적으로 형성되는 다이싱 블레이드를 사용하여 절단되어, V형 채널(151)이 스크라이빙 영역(122)에 대응하여 실리콘 기판(121)의 후면(121b) 상의 규정된 위치에 신뢰할 수 있게 형성될 수 있다.
제2 변형예는 제2 실시예와 동일한 규정된 동작 및 효과를 나타낼 수 있다.
상술한 바와 같이, 제2 실시예와 그 변형예들은 스크라이빙 영역(122)의 폭보다 큰 비교적 큰 폭을 갖는 채널(126, 141, 151)이 스크라이빙 영역(122)에 대응하여 실리콘 기판(121)의 후면(121b) 상의 규정된 위치에 형성되도록 설계된다. 따라서, 제2 실시예는 웨이퍼 레벨 칩 사이즈 패키지에 뿐만 아니라 반도체 칩을 캡슐화한 칩 사이즈 패키지와 같은 다른 유형의 패키지에도 적용 가능하므로, 제조 시에 큰 산업적인 효과를 가져올 수 있다.
마지막으로, 본 발명은 예시적이고 비제한적인 전술한 실시예와 변형예들로 제한되는 것이 아니므로, 첨부한 특허청구범위에 의해 한정되는 발명의 범위 내에서 설계 변경 및 추가의 변형을 제공하는 것이 가능하다.
이상 설명한 바와 같이, 본 발명에 의하면, 다이싱 블레이드와 같은 절단 도구를 사용하여 스크라이빙 라인을 따라 절단함으로써 개별 반도체 칩이 분리되는, 반도체 장치, 반도체 웨이퍼 및 칩 사이즈 패키지를 얻을 수 있고, 또, 반도체 웨이퍼에 대해 설정된 스크라이빙 라인의 위치 시프트 및 절단 폭이 특별히 설계된 측정 장치를 사용하지 않고 고정확도를 갖고 측정될 수 있는 검사 방법을 얻을 수 있으며, 또한, 다이싱 중에 반도체 칩의 주변부에 칩핑, 균열 및 버가 발생하는 것을 방지할 수 있는 반도체 장치, 반도체 웨이퍼 및 웨이퍼 레벨 칩 사이즈 패키지를 얻을 수 있다.

Claims (37)

  1. 반도체 기판의 메인 표면이 스크라이빙 영역에 의해 한정되는 복수의 반도체 소자 형성 영역으로 분할되는 반도체 웨이퍼로서, 상기 반도체 웨이퍼는 상기 반도체 기판이 상기 스크라이빙 영역을 따라 절단될 때 절단 영역의 폭과 그 위치 시프트를 측정하기 위한 적어도 하나의 패턴을 포함하며, 상기 패턴은 상기 스크라이빙 영역의 폭 방향에 있어서의 중앙 위치와 상기 스크라이빙 영역에 있어서의 양단부의 위치를 나타내는, 반도체 웨이퍼.
  2. 제1항에 있어서, 상기 패턴은 선형적으로 대칭적인 모양을 나타내는, 반도체 웨이퍼.
  3. 제1항에 있어서, 상기 패턴은 상기 반도체 기판의 상기 메인 표면의 주변부에 형성되는, 반도체 웨이퍼.
  4. 제1항에 있어서, 상기 패턴은 상기 반도체 기판의 상기 메인 표면의 주변부에 형성되고, 상기 스크라이빙 영역 상으로 연장하는, 반도체 웨이퍼.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 패턴에 식별 정보가 적용되는, 반도체 웨이퍼.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 패턴에 수치 또는 문자를 포함하는 식별 정보가 적용되는, 반도체 웨이퍼.
  7. 절단 영역의 폭과 그 위치 시프트를 측정하기 위한 적어도 하나의 패턴을 갖는 반도체 웨이퍼 상의 스크라이빙 영역을 따라 반도체 기판을 절단함으로써 제작되는 반도체 소자 형성 영역을 포함하며, 상기 패턴은 상기 스크라이빙 영역의 폭 방향에 있어서의 중앙 위치와 상기 스크라이빙 영역에 있어서의 양단부의 위치를 나타내는, 반도체 장치.
  8. 제7항에 있어서, 상기 패턴은 선형적으로 대칭적인 모양을 나타내는, 반도체 장치.
  9. 제7항에 있어서, 상기 패턴은 상기 반도체 기판의 메인 표면의 주변부에 형성되는, 반도체 장치.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 패턴에 수치 또는 문자를 포함하는 식별 정보가 적용되는, 반도체 장치.
  11. 절단 영역의 폭과 그 위치 시프트를 측정하기 위한 적어도 하나의 패턴을 갖는 반도체 웨이퍼 상의 스크라이빙 영역을 따라 반도체 기판을 절단함으로써 제작되는 반도체 소자 형성 영역으로서, 상기 패턴은 상기 스크라이빙 영역의 폭 방향에 있어서의 중앙 위치와 상기 스크라이빙 영역에 있어서의 양단부의 위치를 나타내는, 반도체 소자 형성 영역을 캡슐화한, 칩 사이즈 패키지.
  12. 제11항에 있어서, 상기 패턴은 선형적으로 대칭적인 모양을 나타내는, 칩 사 이즈 패키지.
  13. 제11항에 있어서, 상기 패턴은 상기 반도체 기판의 메인 표면의 주변부에 형성되는, 칩 사이즈 패키지.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 패턴에 수치 또는 문자를 포함하는 식별 정보가 적용되는, 칩 사이즈 패키지.
  15. 반도체 기판의 메인 표면이 스크라이빙 영역에 의해 한정되는 복수의 반도체 소자 형성 영역으로 분할되는 반도체 웨이퍼의 제조 방법으로서, 상기 제조 방법은 상기 반도체 기판이 상기 스크라이빙 영역을 따라 절단될 때 절단 영역의 폭과 그 위치 시프트를 측정하는데 사용되는 패턴을 형성하는 패턴 형성 단계를 포함하고, 상기 패턴 형성 단계는 상기 반도체 웨이퍼 상의 상기 반도체 소자 형성 영역에 반도체 소자를 형성하는 반도체 소자 형성 단계 중에 또는 그 후에 수행되며, 상기 패턴은 상기 스크라이빙 영역의 폭 방향에 있어서의 중앙 위치와 상기 스크라이빙 영역에 있어서의 양단부의 위치를 나타내는, 반도체 웨이퍼 제조 방법.
  16. 제15항에 있어서, 상기 반도체 소자 형성 단계는 상기 반도체 소자에 전기적으로 접속되는 외부 단자를 형성하는 외부 단자 형성 단계를 포함하고, 상기 패턴 형성 단계는 상기 외부 단자 형성 단계와 동시에 실행되는, 반도체 웨이퍼 제조 방법.
  17. 반도체 기판의 메인 표면이 스크라이빙 영역에 의해 한정되는 복수의 반도체 소자 형성 영역으로 분할되고 절단 영역의 폭과 그 위치 시프트를 측정하기 위한 적어도 하나의 패턴을 갖는 반도체 웨이퍼의 검사 방법으로서, 상기 검사 방법은 상기 스크라이빙 영역을 따르는 다이싱의 전후의 상기 패턴의 변화를 관측하는 단계를 포함하고, 이 단계에 기초하여 상기 다이싱이 잘 실행되었는지의 여부에 관한 평가가 실행되는, 반도체 웨이퍼 검사 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
KR1020050106741A 2004-11-11 2005-11-09 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 및 검사 방법 KR100856977B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00327784 2004-11-11
JP2004327784A JP2006140276A (ja) 2004-11-11 2004-11-11 半導体ウェーハとそれを用いた半導体素子及びチップサイズ・パッケージ並びに半導体ウェーハの製造方法、半導体ウェーハの検査方法
JPJP-P-2005-00052988 2005-02-28
JP2005052988A JP4696595B2 (ja) 2005-02-28 2005-02-28 半導体ウェーハ及び半導体素子並びに半導体素子の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020070018398A Division KR100831110B1 (ko) 2004-11-11 2007-02-23 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 방법

Publications (2)

Publication Number Publication Date
KR20060052540A KR20060052540A (ko) 2006-05-19
KR100856977B1 true KR100856977B1 (ko) 2008-09-04

Family

ID=36566593

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050106741A KR100856977B1 (ko) 2004-11-11 2005-11-09 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 및 검사 방법

Country Status (3)

Country Link
US (1) US7518217B2 (ko)
KR (1) KR100856977B1 (ko)
TW (1) TWI287838B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE20321571U1 (de) * 2002-08-15 2008-02-14 Synthes Gmbh Bandscheibenimplantat
KR100995558B1 (ko) 2007-03-22 2010-11-22 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
US10720495B2 (en) * 2014-06-12 2020-07-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
EP3171400A1 (en) * 2015-11-20 2017-05-24 Nexperia B.V. Semiconductor device and method of making a semiconductor device
KR102537526B1 (ko) 2016-05-31 2023-05-26 삼성전자 주식회사 반도체 장치
JP6843570B2 (ja) 2016-09-28 2021-03-17 キヤノン株式会社 半導体装置の製造方法
CN110838462B (zh) * 2018-08-15 2022-12-13 北科天绘(合肥)激光技术有限公司 一种器件阵列的巨量转移方法及系统
US20210202318A1 (en) * 2019-12-27 2021-07-01 Micron Technology, Inc. Methods of forming semiconductor dies with perimeter profiles for stacked die packages
CN111640687B (zh) * 2020-06-08 2023-03-14 郑州磨料磨具磨削研究所有限公司 一种单晶晶圆最优划片方向的确定方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63250148A (ja) 1987-04-07 1988-10-18 Seiko Epson Corp 半導体装置
JPH0964153A (ja) * 1995-08-24 1997-03-07 Sony Corp 半導体ウェハのチップ位置認識方法
JPH09162256A (ja) * 1995-12-09 1997-06-20 Sony Corp 半導体装置
JPH11219922A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR19990069824A (ko) * 1998-02-13 1999-09-06 김영환 칩 사이즈 패키지의 제조방법

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW274676B (ko) 1992-08-21 1996-04-21 Sony Co Ltd
JPH08148537A (ja) * 1994-11-18 1996-06-07 Toshiba Corp 半導体集積回路
SG67365A1 (en) 1995-11-21 1999-09-21 Texas Instruments Inc Trench scribe line for decreased chip spacing
JPH09252027A (ja) 1996-03-14 1997-09-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
TW363238B (en) 1997-04-29 1999-07-01 United Microelectronics Corp Wafer testing method for probing pad on the cutting line
JP3152180B2 (ja) 1997-10-03 2001-04-03 日本電気株式会社 半導体装置及びその製造方法
US5933351A (en) * 1997-11-12 1999-08-03 Texas Instruments Incorporated System and method for locating dies cut from a silicon wafer on a wafer table
JP3425378B2 (ja) 1998-10-21 2003-07-14 沖電気工業株式会社 半導体装置の製造方法
JP3706492B2 (ja) 1998-12-25 2005-10-12 三洋電機株式会社 半導体装置およびその製造方法
TW476141B (en) 1999-02-03 2002-02-11 Toshiba Corp Method of dicing a wafer and method of manufacturing a semiconductor device
US6219910B1 (en) * 1999-03-05 2001-04-24 Intel Corporation Method for cutting integrated circuit dies from a wafer which contains a plurality of solder bumps
JP3065309B1 (ja) 1999-03-11 2000-07-17 沖電気工業株式会社 半導体装置の製造方法
US6555447B2 (en) * 1999-06-08 2003-04-29 Kulicke & Soffa Investments, Inc. Method for laser scribing of wafers
US6420245B1 (en) * 1999-06-08 2002-07-16 Kulicke & Soffa Investments, Inc. Method for singulating semiconductor wafers
JP2001035817A (ja) * 1999-07-22 2001-02-09 Toshiba Corp ウェーハの分割方法及び半導体装置の製造方法
US6300224B1 (en) * 1999-07-30 2001-10-09 Nippon Sheet Glass Co., Ltd. Methods of dicing semiconductor wafer into chips, and structure of groove formed in dicing area
JP2001085363A (ja) 1999-09-13 2001-03-30 Mitsui High Tec Inc 半導体装置の製造方法
US6635512B1 (en) * 1999-11-04 2003-10-21 Rohm Co., Ltd. Method of producing a semiconductor device by dividing a semiconductor wafer into separate pieces of semiconductor chips
JP4409014B2 (ja) * 1999-11-30 2010-02-03 リンテック株式会社 半導体装置の製造方法
JP3440997B2 (ja) * 2000-03-27 2003-08-25 関西日本電気株式会社 半導体ウェーハ及びその製造方法
JP3484396B2 (ja) * 2000-05-09 2004-01-06 新光電気工業株式会社 ウェハーの切断方法
TW444368B (en) 2000-06-02 2001-07-01 Advanced Semiconductor Eng Manufacturing method for wafer level semiconductor package
TW478058B (en) 2001-03-20 2002-03-01 Advanced Semiconductor Eng Method for dicing wafer from the back side
TW454304B (en) 2000-07-27 2001-09-11 Helix Technology Inc Method for cutting wafers
TW529097B (en) 2002-01-28 2003-04-21 Amic Technology Taiwan Inc Scribe lines for increasing wafer utilizable area
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
JP4137471B2 (ja) 2002-03-04 2008-08-20 東京エレクトロン株式会社 ダイシング方法、集積回路チップの検査方法及び基板保持装置
JP3831287B2 (ja) * 2002-04-08 2006-10-11 株式会社日立製作所 半導体装置の製造方法
TW541642B (en) 2002-05-10 2003-07-11 Nanya Technology Corp Wafer alignment method
TW591237B (en) 2002-07-31 2004-06-11 Advanced Semiconductor Eng Semiconductor wafer and testing method for the same
TWI222173B (en) 2003-08-20 2004-10-11 Advanced Semiconductor Eng Method of making a package structure by dicing a wafer from the backside surface thereof
SG139753A1 (en) * 2004-03-15 2008-02-29 Yamaha Corp Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63250148A (ja) 1987-04-07 1988-10-18 Seiko Epson Corp 半導体装置
JPH0964153A (ja) * 1995-08-24 1997-03-07 Sony Corp 半導体ウェハのチップ位置認識方法
JPH09162256A (ja) * 1995-12-09 1997-06-20 Sony Corp 半導体装置
JPH11219922A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR19990069824A (ko) * 1998-02-13 1999-09-06 김영환 칩 사이즈 패키지의 제조방법

Also Published As

Publication number Publication date
TWI287838B (en) 2007-10-01
US7518217B2 (en) 2009-04-14
TW200633040A (en) 2006-09-16
KR20060052540A (ko) 2006-05-19
US20060113637A1 (en) 2006-06-01

Similar Documents

Publication Publication Date Title
KR100856977B1 (ko) 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 및 검사 방법
US8154133B2 (en) Semiconductor device having low dielectric constant film and manufacturing method thereof
US7838424B2 (en) Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching
US7994614B2 (en) Semiconductor wafer, semiconductor device, and method of manufacturing semiconductor device
US20080277659A1 (en) Test structure for semiconductor chip
US9401343B2 (en) Method of processing a semiconductor wafer
US8039367B2 (en) Scribe line structure and method for dicing a wafer
US20080293219A1 (en) Semiconductor wafer, semiconductor chip and dicing method of a semiconductor wafer
US20080023802A1 (en) Semiconductor device having a scribeline structure favorable for preventing chipping
KR100679684B1 (ko) 외곽에 보호층이 형성된 웨이퍼 레벨 반도체 소자 제조방법
CN117133750A (zh) 带有可湿润侧翼的晶圆级半导体装置
US8710630B2 (en) Mechanisms for marking the orientation of a sawed die
US8164164B2 (en) Semiconductor wafer, and semiconductor device formed therefrom
JP4547247B2 (ja) 半導体装置
US8143693B2 (en) Semiconductor device including redistribution line structure and method of fabricating the same
US10269640B2 (en) Method for singulating packaged integrated circuits and resulting structures
JP2006140276A (ja) 半導体ウェーハとそれを用いた半導体素子及びチップサイズ・パッケージ並びに半導体ウェーハの製造方法、半導体ウェーハの検査方法
JP2003124392A (ja) 半導体装置及びその製造方法
US20100059895A1 (en) Semiconductor device having an interlayer insulating film wiring laminated structure section and method of fabricating the same
US20100283129A1 (en) Semiconductor device and method for fabricating the same
KR100831110B1 (ko) 반도체 장치, 반도체 웨이퍼, 칩 사이즈 패키지, 및 그제조 방법
KR20070078589A (ko) 스크라이브 레인에 부분적으로 폴리머막이 형성된 웨이퍼
KR101059625B1 (ko) 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
US8310032B2 (en) Wafer and method of manufacturing semiconductor device
US20240030081A1 (en) Semiconductor assembly

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120731

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130801

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee