JPH09252027A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH09252027A
JPH09252027A JP8058061A JP5806196A JPH09252027A JP H09252027 A JPH09252027 A JP H09252027A JP 8058061 A JP8058061 A JP 8058061A JP 5806196 A JP5806196 A JP 5806196A JP H09252027 A JPH09252027 A JP H09252027A
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circuit device
semiconductor integrated
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semiconductor chip
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Hiroyuki Takahashi
裕之 高橋
Takeshi Arai
岳 新井
Motohiro Suwa
元大 諏訪
Chiyoshi Kamata
千代士 鎌田
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Abstract

(57)【要約】 【課題】 半導体チップとほぼ同一面積のチップサイズ
パッケージにおいて、配線基板への実装を低価格、小面
積で行い、かつ不良時などにおけるリペアおよび再実装
を容易に行うことができる半導体集積回路装置を提供す
る。 【解決手段】 配線基板４にフェイスダウンボンディン
グにより実装されるフリップチップ方式による半導体集
積回路装置であって、主面上に所定の集積回路が形成さ
れた半導体チップ１と、この半導体チップ１の主面上に
おけるスクライブライン上に形成される複数のバンプ電
極２と、これらのバンプ電極２が形成された半導体チッ
プ１の主面上を封止する封止樹脂３とから構成され、バ
ンプ電極２の表面と封止樹脂３の表面とがほぼ同一平面
に形成され、かつバンプ電極２の側面が露出されて、半
導体チップ１の側面とバンプ電極２の側面または封止樹
脂３の側面とがほぼ同一平面に形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に半導体チップとほぼ
同一面積のチップサイズパッケージにおいて、低価格、
小面積でリペアおよび再実装が可能であり、工程完了ま
での期間短縮が望まれているＬＳＩパッケージに好適な
半導体集積回路装置およびその製造方法に適用して有効
な技術に関する。
【０００２】
【従来の技術】たとえば、発明者が検討したところによ
れば、ＬＳＩなどの高集積回路は民生分野を始めとする
多くの技術分野で使用されるようになってきており、近
年、これらの技術分野における電子機器の小型・薄型
化、多機能化などに伴って、ＬＳＩパッケージも低価
格、小面積を求める傾向が一層強く、チップサイズパッ
ケージの需要が求められてきている。
【０００３】この種のＬＳＩを搭載するパッケージは、
半導体チップの電極接続技術としてフリップチップ方式
を採用するようになってきている。このフリップチップ
方式とは、半導体チップの電極パッド上にボール状のバ
ンプ電極を形成し、このバンプ電極を介して半導体チッ
プを配線基板にフェイスダウンボンディングする技術で
ある。
【０００４】このフリップチップ方式による実装技術に
よれば、配線基板上の配線を半導体チップの搭載領域ま
で引き延ばし、半導体チップの直下で配線基板上の配線
と半導体チップの電極パッドとを接続することができる
ので、ワイヤボンディング方式に比べてより高速に信号
伝送ができ、しかも少ない面積で実装できる利点があ
る。
【０００５】たとえば、このようなフリップチップ方式
による実装技術としては、特開平３−４４０３５号、特
開平５−１９０５５４号公報に記載される技術などが挙
げられ、前者の技術は小型化および薄型実装を可能とす
るためにスクライブ領域上にバンプ電極を形成するもの
であり、また後者はチップと基板との接続状態を目視で
確認できるようにするために、位置決め用バンプをスク
ライブライン上に形成する技術である。
【０００６】さらに、フリップチップ方式の半導体集積
回路装置において、半導体チップを樹脂封止するための
製造技術としては、たとえば特開平４−９１４４６号、
特開平６−１５１５８７号公報などに記載されるよう
に、ウェハ状態で樹脂をコーティングし、その後、半導
体ウェハをチップ毎にダイシングする技術などが挙げら
れる。
【０００７】
【発明が解決しようとする課題】ところで、前記のよう
なフリップチップ方式の実装技術においては、パッケー
ジ部材の材質にセラミックやムライトなどを用いたもの
が使用されており、このようなパッケージは高い信頼性
を持っている反面、部材自体の値段が高価になるため、
販売価格に占めるパッケージの値段の割合が大きくなっ
ている。
【０００８】さらに、半導体チップ全体を厚いセラミッ
クなどで覆っているために、実装面積が大きくなる上
に、もし実装してある半導体チップに不良があった場
合、半導体チップだけではなく、高価なパッケージごと
交換しなければならないということが考えられる。
【０００９】また、特開平３−４４０３５号、特開平５
−１９０５５４号公報に記載される技術においては、ス
クライブライン上にバンプを形成することを特徴とする
ものであり、半導体チップの表面を保護するコーティン
グ方法については記載されていない。
【００１０】また、特開平４−９１４４６号、特開平６
−１５１５８７号公報に記載される技術では、基板にフ
リップチップボンディングしたときに半導体チップが基
板と樹脂接合されるので、チップ不良時にリペアが難し
い上に、半導体チップよりも広い領域に樹脂がはみ出し
て高密度実装の妨げとなることが考えられる。
【００１１】そこで、本発明の目的は、半導体チップと
ほぼ同一面積のチップサイズパッケージにおいて、配線
基板に対する半導体チップの実装を低価格、小面積で行
い、かつチップ不良時などにおけるリペアおよび再実装
を容易に行うことができる半導体集積回路装置およびそ
の製造方法を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】すなわち、本発明の半導体集積回路装置
は、少なくとも半導体チップのスクライブライン上にバ
ンプ電極が形成され、封止樹脂により封止される半導体
集積回路装置に適用されるものであり、バンプ電極の表
面と封止樹脂の表面とをほぼ同一平面に形成し、かつス
クライブライン上に配置されるバンプ電極の側面を露出
させて、このバンプ電極の側面または封止樹脂の側面と
半導体チップの側面とをほぼ同一平面に形成するもので
ある。これにより、半導体チップとほぼ同一面積のチッ
プサイズパッケージによる半導体集積回路装置を得るこ
とができる。
【００１５】さらに、このようなチップサイズパッケー
ジの半導体集積回路装置において、複数のバンプ電極の
表面に対して垂直にピンを接続するようにしたものであ
る。これにより、半導体集積回路装置を配線基板に対し
てピンの挿入または突き当てによって実装することがで
きる。
【００１６】また、複数のバンプ電極の表面に対して水
平にリードを接続するようにしたものである。これによ
り、半導体集積回路装置を配線基板に対してリードの面
当てによって面実装することができる。
【００１７】さらに、半導体集積回路装置が実装される
配線基板にソケットを取り付けるようにしたものであ
る。これにより、検査または試験などにおいて、半導体
集積回路装置を配線基板のソケットに対して着脱自在と
することができる。
【００１８】また、複数のバンプ電極の表面、または半
導体集積回路装置が実装される配線基板のバンプ電極に
対応する位置にバンプを形成するようにしたものであ
る。これにより、半導体集積回路装置を配線基板に対し
てバンプを介して実装することができ、特に半導体チッ
プの中心部にもバンプ電極を形成することで、多ピン化
へ対応することができる。
【００１９】このバンプを介した実装に際して、複数の
バンプ電極を、半導体集積回路装置または配線基板に形
成されるバンプに比べて高融点材料で構成するようにし
たものである。これにより、所定温度以下での実装にお
いて、バンプ電極の溶融を抑え、バンプのみの溶融によ
って容易に半導体集積回路装置を配線基板に実装するこ
とができる。
【００２０】このような場合に、複数のバンプ電極を金
属ボールまたは金属膜で形成し、これらの金属ボールま
たは金属膜を、Ｐｂ−Ｓｎ系またはＡｕ系の金属材料、
あるいはこの金属材料を含む樹脂材料を用いて構成する
ようにしたものである。これにより、半導体集積回路装
置を金属ボールまたは金属膜を介して実装して、配線基
板に対する実装方法に汎用性を持たせることができる。
【００２１】また、本発明の半導体集積回路装置の製造
方法は、半導体ウェハの電極パッド上にこの半導体ウェ
ハのスクライブラインを跨ぐようにバンプ電極を形成す
る工程と、バンプ電極が形成された半導体ウェハの主面
上をこのバンプ電極が覆われるまで封止樹脂を用いて封
止する工程と、封止樹脂により覆われたバンプ電極が露
出するまで半導体ウェハを研削する工程と、バンプ電極
が露出された半導体ウェハをスクライブラインに沿って
バンプ電極と封止樹脂とを一緒に切断する工程とからな
るものである。
【００２２】以上の半導体集積回路装置およびその製造
方法において、半導体集積回路装置をチップサイズパッ
ケージにしてパッケージ部材を低減しているため、製造
原価を低減することができる。また、半導体チップをパ
ッケージ内に納めていないため、実装面積を最小限に抑
えることができる。さらに、組立完了までの時間の大幅
な短縮も可能とすることができる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付して重複説明は省略する。
【００２４】（実施の形態１）図１は本発明の実施の形
態１である半導体集積回路装置を示す断面図、図２〜図
８は本実施の形態１の半導体集積回路装置におけるパッ
ケージング製造方法を示し、図２(a),(b) は半導体ウェ
ハの平面図とその部分拡大図、図３はボールボンディン
グ方法を説明するための断面図、図４は樹脂塗布方法を
説明するための断面図、図５はダイシング方法を説明す
るための断面図、図６はダイシング後の半導体チップを
示す斜視図、図７は配線基板の要部斜視図、図８はチッ
プ実装方法を説明するための断面図である。
【００２５】まず、図１により本実施の形態１の半導体
集積回路装置の構成を説明する。
【００２６】本実施の形態１の半導体集積回路装置は、
たとえばフリップチップ方式によるパッケージ構造とさ
れ、主面上に所定の集積回路が形成された半導体チップ
１と、この半導体チップ１の主面上におけるスクライブ
ライン上に形成される複数のバンプ電極２と、これらの
バンプ電極２が形成された半導体チップ１の主面上を封
止する封止樹脂３とから構成され、配線基板４の主面上
にフェイスダウンボンディングにより実装されている。
【００２７】この半導体集積回路装置においては、複数
のバンプ電極２の表面と半導体チップ１を封止する封止
樹脂３の表面とがほぼ同一平面に形成され、かつ半導体
チップ１のスクライブライン上に配置されるバンプ電極
２の側面が露出されて、半導体チップ１の側面と半導体
チップ１のスクライブライン上に配置されるバンプ電極
２の側面または封止樹脂３の側面とがほぼ同一平面に形
成されている。
【００２８】半導体チップ１は、たとえばシリコンなど
の半導体材料からなり、その主面には通信用などの集積
回路が形成されている。この半導体チップ１のスクライ
ブライン上に形成された電極パッド５上には、たとえば
Ｐｂ−Ｓｎ系金属材料のはんだによるボール状のバンプ
電極２が形成され、このバンプ電極２を介して配線基板
４の主面上の配線に接続されている。
【００２９】配線基板４は、たとえばアルミナ、窒化ア
ルミニウムなどのセラミックで構成されており、その主
面には一端が半導体チップ１のバンプ電極２に接続さ
れ、他端が外部接続用の端子または他の半導体チップの
バンプ電極に接続される配線６が設けられている。この
配線６は、たとえばスクリーン印刷法で印刷したタング
ステンなどの高融点金属の厚膜で構成されており、配線
６の表面には金メッキが施されている。
【００３０】次に、本実施の形態１の作用について、図
２〜図８を用いてＬＳＩパッケージング技術の製造方法
を説明する。
【００３１】まず、図２に示すように、半導体ウェハ７
の主面上の電極パッド５に、この半導体ウェハ７のスク
ライブライン８を跨ぐようにはんだによるバンプ電極２
を形成する。このバンプ電極２の形成方法については、
前工程の製造工程内で電極パッド５上にはんだを蒸着さ
せて形成する方法と、図３に示すように後工程において
加熱、超音波またはこれを併用した周知のボールボンデ
ィング法を用いてバンプ電極２を形成する方法とがあ
る。
【００３２】すなわち、半導体ウェハ７のスクライブラ
イン８上における電極パッド５上にはんだを蒸着させる
方法では、半導体ウェハ７の主面上に電極パッド５を形
成する製造工程において、この電極パッド５を形成した
後に、この電極パッド５上にはんだを蒸着させてバンプ
電極２を形成する。
【００３３】また、ボールボンディング方法において
は、図３に示すように、まずボンディングツール９に通
された金属ワイヤ１０の先端をトーチ１１により溶融し
て金属ボール１２を形成する（図３(a) ）。そして、ボ
ンディングツール９を下降させて金属ボール１２を半導
体チップ１の電極パッド５上に加熱圧着して接続する
（図３(b) ）。その後、ボンディングツール９を上昇さ
せ、金属ワイヤ１０を引っ張って金属ボール１２から金
属ワイヤ１０を切断する（図３(c),(d) ）。
【００３４】そして、半導体ウェハ７を加熱して、はん
だによるバンプ電極２を一度溶解させることにより、半
導体ウェハ７の主面上の電極パッド５に、この半導体ウ
ェハ７のスクライブライン８を跨ぐようなバンプ電極２
にすることができる。
【００３５】続いて、図４(a),(b) に示すように、半導
体ウェハ７の主面上へ、この表面を封止するための封止
樹脂３を、樹脂塗布装置１３によって全体にまんべんな
く広がるようにバンプ電極２が覆われるまで塗布する。
そして、封止樹脂３が塗布してある半導体ウェハ７を加
熱して封止樹脂３を固めることにより、半導体ウェハ７
の主面上を封止樹脂３によって封止することができる。
【００３６】その後、主面上が封止された半導体ウェハ
７に対して、半導体チップ１の封止樹脂３の表面をグラ
インダ（研磨機）を用いて削る。このグラインダによる
研削は、封止樹脂３により覆われたバンプ電極２の表面
が露出してバンプ電極２の先端に平坦な面ができるまで
行う。
【００３７】さらに、図５(a) に示すように、半導体ウ
ェハ７をダイシングテープ１４に貼り付けて、半導体ウ
ェハ７のスクライブライン８に沿って、封止樹脂３とバ
ンプ電極２とを一緒にダイシングによって切断する。こ
のときのダイシング速度は、封止樹脂３にクラックなど
の影響を与えないためにダイシングブレードを高速で回
転させ、またダイシングブレードの移動速度を低速にす
るとよい。
【００３８】そして、半導体ウェハ７のダイシングが終
了した後、ダイシングテープ１４からスクライブライン
８に沿って切断された半導体チップ１を剥離する（図５
(b)）。これによって、半導体ウェハ７を切断して、図
６に示すような半導体チップ１の大きさのパッケージ構
造にすることができる。
【００３９】また、上記の半導体ウェハ７の製造作業と
平行して、この半導体チップ１を実装する配線基板４に
ついても、図７に示すように配線基板４の配線６上、半
導体チップ１の電極パッド５上に形成されたバンプ電極
２に相当する位置にスクリーン印刷法か、あるいは前記
ボールボンディング法を用いてはんだによるバンプ電極
１５を形成する。
【００４０】続いて、半導体チップ１を配線基板４の主
面上にフェイスダウンボンディングにより実装するため
に、図８に示すように、マウントツール１６で半導体チ
ップ１を真空吸着した後、この半導体チップ１を配線基
板４にアライメント操作によって位置合わせしてマウン
トする。
【００４１】そして、半導体チップ１のマウント後に、
熱または荷重を併用した方法で半導体チップ１の電極パ
ッド５上のバンプ電極２と配線基板４の配線６上のバン
プ電極１５とを熱溶融接合させる。これにより、フェイ
スダウンボンディングによって半導体チップ１を配線基
板４に実装することができる。
【００４２】従って、本実施の形態の半導体集積回路装
置によれば、バンプ電極２の表面と封止樹脂３の表面と
がほぼ同一平面に形成され、かつバンプ電極２の側面が
露出されて、このバンプ電極２の側面および封止樹脂３
の側面と半導体チップ１の側面とがほぼ同一平面に形成
されるので、半導体チップ１とほぼ同一面積のチップサ
イズパッケージが得られ、さらにこの主面上が封止樹脂
３で封止された半導体チップ１を配線基板４に対しては
んだで熱溶融接合させるだけであるため、半導体チップ
１が不良になったときは再度はんだを熱溶融させるだけ
でチップのリペアが容易にでき、再実装も簡単に行うこ
とができる。
【００４３】また、配線基板４に対するパッケージの実
装面積がチップサイズとほとんど同じであるため、通常
のパッケージを使用した実装方法に比べて大幅に実装面
積を小さくすることができ、さらにパッケージ部材を少
なくしているために製造原価を低減することもできる。
【００４４】（実施の形態２）図９は本発明の実施の形
態２である半導体集積回路装置を示す断面図、図１０，
図１１は本実施の形態２における他の実装方法による半
導体集積回路装置を示す断面図である。
【００４５】本実施の形態２の半導体集積回路装置は、
前記実施の形態１におけるリードレスタイプのフリップ
チップ方式によるパッケージ構造に対して、配線基板に
対する実装上の汎用性を高めるためにパッケージ構造を
工夫したものであり、たとえば図９に示すように、バン
プ電極２の表面に対して垂直にピン１７が接続され、こ
れらのピン１７の挿入により配線基板４に実装される構
造となっている。
【００４６】すなわち、前記実施の形態１のように、半
導体ウェハ７の主面上にバンプ電極２を形成し、さらに
封止樹脂３による封止後にダイシングして半導体チップ
１をパッケージ構造にした後、熱を加えてバンプ電極２
を溶解させた状態のところへ、たとえばＰＧＡパッケー
ジに用いられている４２アロイなどの金属材料からなる
ピン１７を差し込んで接続させることで、容易にチップ
サイズのＰＧＡパッケージを作ることができる。
【００４７】そして、このＰＧＡパッケージ構造の半導
体集積回路装置を配線基板４に実装する際には、半導体
集積回路装置のピン１７を配線基板４のスルーホール１
８に挿入して、たとえばはんだ槽にパッケージのリード
部を浸漬することによって、配線基板４に半導体集積回
路装置をはんだ付けして実装することができる。なお、
このピン１７による実装においては、たとえば単に配線
基板４の電極パッドにピン１７を突き当てて実装するこ
とも可能である。
【００４８】また、他の実装方法としては、たとえば図
１０に示すように、前記の金属材料からなるリード１９
を同様の方法を用いてバンプ電極２の表面に対して水平
に接続させることで、容易にチップサイズのリードレス
パッケージからリード１９の付いているパッケージ構造
の半導体集積回路装置を作ることができる。このリード
１９の付いた半導体集積回路装置の実装に際しては、半
導体集積回路装置のリード１９を配線基板４の電極パッ
ド２０に面当てすることによって、半導体集積回路装置
を配線基板４に面実装することができる。
【００４９】さらに、図１１に示す他の実装方法では、
配線基板４とリード１９を溶融接続させずに、直接、配
線基板４に取り付けてあるソケット２１に押し込むこと
によって接続させることもできる。この方法では、半導
体集積回路装置をソケット２１に装着したり、ソケット
２１から取り外すことが簡単に行えるので、半導体集積
回路装置のテスティング技術として用いても有効な技術
となる。
【００５０】従って、本実施の形態２の半導体集積回路
装置によれば、前記実施の形態１と同様の効果が期待で
きる上に、半導体集積回路装置を配線基板４に実装する
際に、ピン１７の挿入または突き当て、あるいはリード
１９の面当てにより半導体集積回路装置を配線基板４に
実装することができるので、半導体集積回路装置の配線
基板４への実装上の汎用性を高めることができる。
【００５１】また、ソケット２１による実装方法を用い
る場合には、半導体集積回路装置を配線基板４から容易
に着脱できるので、頻繁に半導体集積回路装置の装着、
取り外しを行う必要のある検査や試験などに良好に適用
することができる。
【００５２】（実施の形態３）図１２は本発明の実施の
形態３である半導体集積回路装置を示す斜視図、図１３
は本実施の形態３の半導体集積回路装置における実装方
法を示す断面図である。
【００５３】本実施の形態３の半導体集積回路装置は、
前記実施の形態１におけるパッケージ構造に対して、多
ピン化を図るために実装方法を工夫したものであり、た
とえば図１２に示すように、半導体チップ１の主面上に
おけるスクライブライン上にバンプ電極２が形成され、
さらに主面上の中心部にもバンプ電極２２が形成された
構造となっている。
【００５４】すなわち、図１３の断面図に示すように、
ＣＣＢ実装のように配線基板４上に形成されたバンプ２
３と、スクライブライン上および中央部にバンプ電極
２，２２が形成してある半導体チップ１のパッケージ構
造とを、熱あるいは荷重を併用しながら接合させること
で、高価なパッケージ部材を使用していない低価格のＣ
ＣＢ実装を実現することができる。
【００５５】なお、本実施の形態３のような場合には、
配線基板４にバンプ２３を形成する代わりに、半導体集
積回路装置のバンプ電極２，２２側にバンプ２３を形成
して、半導体集積回路装置を配線基板４に実装すること
も可能であり、また半導体集積回路装置のバンプ電極
２，２２は、所定温度以下での熱による接合を考慮して
バンプ２３に比べて高融点材料から構成することが望ま
しい。
【００５６】従って、本実施の形態３の半導体集積回路
装置によれば、前記実施の形態１と同様の効果が期待で
きる上に、半導体チップ１の主面上におけるスクライブ
ライン上および中心部にバンプ電極２，２２を形成する
ことで、バンプ電極２，２２の数を増やすことができる
ので、半導体集積回路装置の多ピン化を図ることができ
る。
【００５７】以上、本発明者によってなされた発明を発
明の実施の形態１〜３に基づき具体的に説明したが、本
発明は前記実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。
【００５８】たとえば、前記実施の形態の半導体集積回
路装置については、主面上を封止樹脂で固めた後にグラ
インダを用いて樹脂表面を削る場合について説明した
が、本発明は前記実施の形態に限定されるものではな
く、ダイシングによって半導体チップの側面にバンプ電
極の平坦な面ができるので、この側面のバンプ電極を用
いて実装することも可能であり、この場合には研磨工程
を省いて工程数の低減が可能となる。
【００５９】また、前記実施の形態では、Ｐｂ−Ｓｎ系
金属材料のはんだによるバンプ電極を用いているが、は
んだに限定することなく、金（Ａｕ系）バンプを代わり
に用いることも可能である。
【００６０】さらに、ボール状のはんだによるバンプ電
極の代わりに、Ｐｂ−Ｓｎ系またはＡｕ系の金属材料、
あるいはこの金属材料を含む樹脂材料を用い、金属膜に
よるバンプ電極を形成することも可能であり、この場合
にはさらに配線基板に対する実装方法に汎用性を持たせ
ることができる。
【００６１】また、前記実施の形態においては、半導体
チップの主面上のみを封止樹脂により封止したパッケー
ジ構造を例として挙げたが、それに拘ることなく、従来
のベアチップ方式のように半導体チップの全体を、さら
に封止樹脂で封止しても構わない。
【００６２】以上により、前記実施の形態１〜３を用
い、さらにこれらの要旨を逸脱しない種々の変更可能範
囲で本発明を用いることによって、顧客の要求仕様に応
じて臨機応変にそのパッケージ形態を変更することが可
能である。
【００６３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６４】(1).バンプ電極の表面と封止樹脂の表面と
をほぼ同一平面に形成し、かつスクライブライン上に配
置されるバンプ電極の側面を露出させて、このバンプ電
極の側面または封止樹脂の側面と半導体チップの側面と
をほぼ同一平面に形成することができるので、半導体集
積回路装置を半導体チップとほぼ同一面積のチップサイ
ズパッケージとすることが可能となる。
【００６５】(2).バンプ電極の表面に対して垂直に接続
されたピンの挿入または突き当て、あるいは水平に接続
されたリードの面当てによって半導体集積回路装置を実
装することができるので、配線基板に対する半導体集積
回路装置の実装上の汎用性を向上させることが可能とな
る。
【００６６】(3).配線基板に取り付けられたソケットに
半導体集積回路装置を実装することができるので、検査
または試験などにおいて、半導体集積回路装置を配線基
板に対して容易に着脱することが可能となる。
【００６７】(4).半導体集積回路装置を配線基板に対し
てバンプを介して実装することができるので、特に半導
体チップのスクライブライン上および中心部にバンプ電
極を形成することで、多ピン化への対応が可能となる。
【００６８】(5).バンプ電極をバンプに比べて高融点材
料で構成することができるので、所定温度以下での実装
において、バンプ電極の溶融を抑え、バンプのみの溶融
によって容易に半導体集積回路装置を配線基板に実装す
ることが可能となる。
【００６９】(6).バンプ電極を金属ボールまたは金属膜
で形成したり、金属材料あるいはこれを含む樹脂材料を
用いて構成することができるので、半導体集積回路装置
の配線基板に対する実装方法に汎用性を持たせることが
可能となる。
【００７０】(7).前記(1) 〜(6) により、少なくとも半
導体チップのスクライブライン上にバンプ電極が形成さ
れ、封止樹脂により封止される半導体集積回路装置を用
いることで、販売価格に占める割合が大きくなるパッケ
ージ部材の使用を低減して製造原価の低価格化を図り、
かつチップサイズパッケージによって実装面積を最小限
に抑えることで小面積での実装が可能となる。
【００７１】(8).前記(1) 〜(6) により、半導体集積回
路装置を配線基板に実装した後に、半導体集積回路装置
の全体を封止樹脂で封止する必要がないので、不良など
が発生した場合、容易にリペアおよび再実装が可能とな
る。
【００７２】(9).前記(1) 〜(6) により、封止樹脂によ
り封止された半導体集積回路装置を配線基板に実装する
のみで組み立てることができるので、組立完了までの時
間の大幅な短縮が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置を示す断面図である。
【図２】(a),(b) は本発明の実施の形態１の半導体集積
回路装置におけるパッケージング製造方法において、半
導体ウェハを示す平面図とその部分拡大図である。
【図３】本発明の実施の形態１のパッケージング製造方
法において、ボールボンディング方法を説明するための
断面図である。
【図４】本発明の実施の形態１のパッケージング製造方
法において、樹脂塗布方法を説明するための断面図であ
る。
【図５】本発明の実施の形態１のパッケージング製造方
法において、ダイシング方法を説明するための断面図で
ある。
【図６】本発明の実施の形態１のパッケージング製造方
法において、ダイシング後の半導体チップを示す斜視図
である。
【図７】本発明の実施の形態１のパッケージング製造方
法において、配線基板を示す要部斜視図である。
【図８】本発明の実施の形態１のパッケージング製造方
法において、チップ実装方法を説明するための断面図で
ある。
【図９】本発明の実施の形態２である半導体集積回路装
置を示す断面図である。
【図１０】本発明の実施の形態２における他の実装方法
による半導体集積回路装置を示す断面図である。
【図１１】本発明の実施の形態２におけるさらに他の実
装方法による半導体集積回路装置を示す断面図である。
【図１２】本発明の実施の形態３である半導体集積回路
装置を示す斜視図である。
【図１３】本発明の実施の形態３の半導体集積回路装置
における実装方法を示す断面図である。
【符号の説明】
１ 半導体チップ ２ バンプ電極 ３ 封止樹脂 ４ 配線基板 ５ 電極パッド ６ 配線 ７ 半導体ウェハ ８ スクライブライン ９ ボンディングツール １０ 金属ワイヤ １１ トーチ １２ 金属ボール １３ 樹脂塗布装置 １４ ダイシングテープ １５ バンプ電極 １６ マウントツール １７ ピン １８ スルーホール １９ リード ２０ 電極パッド ２１ ソケット ２２ バンプ電極 ２３ バンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鎌田 千代士 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの主面上に、少なくともこ
    の半導体チップのスクライブライン上に複数のバンプ電
    極が形成され、これらのバンプ電極が形成された前記半
    導体チップの主面上が封止樹脂により封止される半導体
    集積回路装置であって、前記複数のバンプ電極の表面と
    前記半導体チップを封止する封止樹脂の表面とがほぼ同
    一平面に形成され、かつ前記半導体チップのスクライブ
    ライン上に配置されるバンプ電極の側面が露出されて、
    前記半導体チップの側面と前記半導体チップのスクライ
    ブライン上に配置されるバンプ電極の側面または前記封
    止樹脂の側面とがほぼ同一平面に形成されていることを
    特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置であ
    って、前記複数のバンプ電極の表面に対して垂直にピン
    が接続され、これらのピンの挿入または突き当てにより
    前記半導体集積回路装置が配線基板に実装されることを
    特徴とする半導体集積回路装置。
  3. 【請求項３】 請求項１記載の半導体集積回路装置であ
    って、前記複数のバンプ電極の表面に対して水平にリー
    ドが接続され、これらのリードの面当てにより前記半導
    体集積回路装置が配線基板に実装されることを特徴とす
    る半導体集積回路装置。
  4. 【請求項４】 請求項１記載の半導体集積回路装置であ
    って、前記半導体集積回路装置が実装される配線基板に
    ソケットが取り付けられ、このソケットに対して前記半
    導体集積回路装置が着脱自在に実装されることを特徴と
    する半導体集積回路装置。
  5. 【請求項５】 請求項１記載の半導体集積回路装置であ
    って、前記複数のバンプ電極の表面、または前記半導体
    集積回路装置が実装される配線基板のバンプ電極に対応
    する位置にバンプが形成され、これらのバンプを介して
    前記半導体集積回路装置が配線基板に実装されることを
    特徴とする半導体集積回路装置。
  6. 【請求項６】 請求項５記載の半導体集積回路装置であ
    って、前記複数のバンプ電極は、前記半導体集積回路装
    置または前記配線基板に形成されるバンプに比べて高融
    点材料からなることを特徴とする半導体集積回路装置。
  7. 【請求項７】 請求項１、２、３、４、５または６記載
    の半導体集積回路装置であって、前記複数のバンプ電極
    は金属ボールまたは金属膜からなり、これらの金属ボー
    ルまたは金属膜は、Ｐｂ−Ｓｎ系またはＡｕ系の金属材
    料、あるいはこの金属材料を含む樹脂材料を用いて構成
    されることを特徴とする半導体集積回路装置。
  8. 【請求項８】 請求項１、２、３、４、５、６または７
    記載の半導体集積回路装置の製造方法であって、半導体
    ウェハの電極パッド上にこの半導体ウェハのスクライブ
    ラインを跨ぐようにバンプ電極を形成する工程と、前記
    バンプ電極が形成された半導体ウェハの主面上をこのバ
    ンプ電極が覆われるまで封止樹脂を用いて封止する工程
    と、前記封止樹脂により覆われたバンプ電極が露出する
    まで半導体ウェハを研削する工程と、前記バンプ電極が
    露出された半導体ウェハをスクライブラインに沿ってバ
    ンプ電極と封止樹脂とを一緒に切断する工程と、からな
    ることを特徴とする半導体集積回路装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6313533B1 (en) 1998-07-01 2001-11-06 Nec Corporation Function element, substrate for mounting function element thereon, and method of connecting them to each other
JP2008112878A (ja) * 2006-10-31 2008-05-15 Seiko Instruments Inc 半導体装置
US7518217B2 (en) 2004-11-11 2009-04-14 Yamaha Corporation Semiconductor device, semiconductor wafer, chip size package, and methods of manufacturing and inspection therefor
JP2013207147A (ja) * 2012-03-29 2013-10-07 Olympus Corp 基板および半導体装置
WO2014010220A1 (ja) * 2012-07-13 2014-01-16 先端フォトニクス株式会社 サブマウントおよび封止済み半導体素子ならびにこれらの作製方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6313533B1 (en) 1998-07-01 2001-11-06 Nec Corporation Function element, substrate for mounting function element thereon, and method of connecting them to each other
US7518217B2 (en) 2004-11-11 2009-04-14 Yamaha Corporation Semiconductor device, semiconductor wafer, chip size package, and methods of manufacturing and inspection therefor
JP2008112878A (ja) * 2006-10-31 2008-05-15 Seiko Instruments Inc 半導体装置
JP2013207147A (ja) * 2012-03-29 2013-10-07 Olympus Corp 基板および半導体装置
WO2014010220A1 (ja) * 2012-07-13 2014-01-16 先端フォトニクス株式会社 サブマウントおよび封止済み半導体素子ならびにこれらの作製方法
CN104380460A (zh) * 2012-07-13 2015-02-25 先端光子公司 基台和密封完毕的半导体元件以及它们的制作方法
US9263411B2 (en) 2012-07-13 2016-02-16 Advanced Photonics, Inc. Submount, encapsulated semiconductor element, and methods of manufacturing the same
JP5893736B2 (ja) * 2012-07-13 2016-03-23 先端フォトニクス株式会社 サブマウントおよび封止済み半導体素子ならびにこれらの作製方法

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