JPH0288203A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0288203A JPH0288203A JP63241425A JP24142588A JPH0288203A JP H0288203 A JPH0288203 A JP H0288203A JP 63241425 A JP63241425 A JP 63241425A JP 24142588 A JP24142588 A JP 24142588A JP H0288203 A JPH0288203 A JP H0288203A
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Landscapes
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- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子に関し、特に半導体素子の製造方法
に関する。
に関する。
従来、発光ダイオードアレイ等、半導体素子の素子分離
法としては、セラミック等の保持台に半導体基板をワッ
クスで貼り付け固定し、半導体素子が形成されている半
導体表面からワックスの一部までをダイサーで切断する
方法、また片面が粘着面となっている粘着テープを二枚
重ねあわせて、この粘着面に半導体基板を貼り付けて半
導体基板表面から前記粘着テープの上層部の全厚または
一部までダイサーで切断する方法（特開昭５９１８１５
５４）等があり、いずれも、半導体素子配列方向の端面
を可能な限り垂直に近く加工するために工夫をこらされ
たものである。
法としては、セラミック等の保持台に半導体基板をワッ
クスで貼り付け固定し、半導体素子が形成されている半
導体表面からワックスの一部までをダイサーで切断する
方法、また片面が粘着面となっている粘着テープを二枚
重ねあわせて、この粘着面に半導体基板を貼り付けて半
導体基板表面から前記粘着テープの上層部の全厚または
一部までダイサーで切断する方法（特開昭５９１８１５
５４）等があり、いずれも、半導体素子配列方向の端面
を可能な限り垂直に近く加工するために工夫をこらされ
たものである。
上述した従来の第１の方法は、個々の素子に切断後ワッ
クスを除去するために、トリクロルエチレン等による洗
浄が必要である上に、洗浄後の素子はばらばらの状態と
なり、後工程のダイボンディングのため、素子をわざわ
ざ整列しなおす必要があり工程として煩雑である。また
、上述の従来の第２の方法は、個々の素子に切断後、素
子間隔を広げるために粘着テープの引き伸ばしを行うと
、−層目テープと二層目テープの間で剥がれが生じたり
、上層のテープが切れてしまい素子間隔を広げることが
出来ず後工程の素子外観チエツクで不良素子の判定・除
去が出来なくなるといった問題が発生する場合がある。
クスを除去するために、トリクロルエチレン等による洗
浄が必要である上に、洗浄後の素子はばらばらの状態と
なり、後工程のダイボンディングのため、素子をわざわ
ざ整列しなおす必要があり工程として煩雑である。また
、上述の従来の第２の方法は、個々の素子に切断後、素
子間隔を広げるために粘着テープの引き伸ばしを行うと
、−層目テープと二層目テープの間で剥がれが生じたり
、上層のテープが切れてしまい素子間隔を広げることが
出来ず後工程の素子外観チエツクで不良素子の判定・除
去が出来なくなるといった問題が発生する場合がある。
また、上述の従来の２つの方法とも、ダイシングブレー
ドの磨耗等で、半導体素子の切断面下部に第３図のよう
な突起７が生ずる場合がある。この場合、発光ダイオー
ドアレイ素子においては、後工程のダイボンディングの
際、本来は一素子内の発光ダイオード間ピッチｄ１と、
隣接する素子の端部の発光ダイオード間距離ｄ２が等し
くなるように組立てる必要があるが、上述のような突起
７が生ずると本来の条件を満足するダイボンディングが
出来なくなる。
ドの磨耗等で、半導体素子の切断面下部に第３図のよう
な突起７が生ずる場合がある。この場合、発光ダイオー
ドアレイ素子においては、後工程のダイボンディングの
際、本来は一素子内の発光ダイオード間ピッチｄ１と、
隣接する素子の端部の発光ダイオード間距離ｄ２が等し
くなるように組立てる必要があるが、上述のような突起
７が生ずると本来の条件を満足するダイボンディングが
出来なくなる。
本発明は、分離後の素子をばらばらにすることなしに、
かつ素子の切断面にダイボンディング上支障となる突起
の生じない発光ダイオードアレイ素子を製造できるとい
う、従来法に比べて優れた製造方法を得ることを目的と
している。
かつ素子の切断面にダイボンディング上支障となる突起
の生じない発光ダイオードアレイ素子を製造できるとい
う、従来法に比べて優れた製造方法を得ることを目的と
している。
本発明の製造方法は、半導体素子が作り込まれた半導体
基板の裏面に、前記溝入れした面を粘着テープに貼り付
け、前記基板の裏面側（素子が形成されている側の面）
から、前記溝に相対する位置でかつ前記溝幅の範囲内を
、前記溝幅よりも薄いブレードを装着したグイサーで、
前記粘着テープに前記ブレードが接触しない条件下で前
記基板を完全にダイシング・カットして素子を分離する
工程とを有している。
基板の裏面に、前記溝入れした面を粘着テープに貼り付
け、前記基板の裏面側（素子が形成されている側の面）
から、前記溝に相対する位置でかつ前記溝幅の範囲内を
、前記溝幅よりも薄いブレードを装着したグイサーで、
前記粘着テープに前記ブレードが接触しない条件下で前
記基板を完全にダイシング・カットして素子を分離する
工程とを有している。
次に、本発明について図面を参照して説明する。
実施例１
第１図は本発明の第１の実施例の断面図である。面方位
（１００）のｎ＋型型化化ガリウムｎＧａＡｓ）基板１
に気相成長法にてｎ型砒化リン化ガリウム（ｎ Ｇａ
Ａ３０．６ＩＰ０．３９ ）エピタキシャル層２を積層
させた半導体基板の両面にＣＶＤ法により二酸化シリコ
ン（Ｓｉ０２）膜を２０００人被着させる。次に、前記
基板のＧａＡｓｏ、６＋Ｐｏ、、９側表面にネカ型のフ
ォトレジストを塗布して全面露出する。続いて前記基板
のＧａＡｓ側表面にネカ型のフォトレジストを塗布して
、フォトリングラフィ法により、＜１１０）方向に平行
で、幅２００μｍ、ピッチＩＯ’、９６２ｍｍのパター
ンをフォトレジスト上にパターニングし、弗酸系の液に
より５ｉ０２膜を部分的にエツチング除去し、その後前
記基板両面のフォトレジストを剥離する。次に、硫酸−
過酸化水素−水系のエツチング液にてＧａＡｓ結晶露出
部を深さが３００μｍになるまで選択エツチングして講
３を形成する。なお、前記半導体基板の初期の全厚は５
００μＩｎである。次に前記基板の両面のＳｉＯ□膜を
除去する。続いて亜１（ｌｆ（７ｎ）の選択拡散法にて
エピタキシャル層２にＰ−”Ｎ接合を形成し、発光ダイ
オード４００１〜４１２８を形成する。
（１００）のｎ＋型型化化ガリウムｎＧａＡｓ）基板１
に気相成長法にてｎ型砒化リン化ガリウム（ｎ Ｇａ
Ａ３０．６ＩＰ０．３９ ）エピタキシャル層２を積層
させた半導体基板の両面にＣＶＤ法により二酸化シリコ
ン（Ｓｉ０２）膜を２０００人被着させる。次に、前記
基板のＧａＡｓｏ、６＋Ｐｏ、、９側表面にネカ型のフ
ォトレジストを塗布して全面露出する。続いて前記基板
のＧａＡｓ側表面にネカ型のフォトレジストを塗布して
、フォトリングラフィ法により、＜１１０）方向に平行
で、幅２００μｍ、ピッチＩＯ’、９６２ｍｍのパター
ンをフォトレジスト上にパターニングし、弗酸系の液に
より５ｉ０２膜を部分的にエツチング除去し、その後前
記基板両面のフォトレジストを剥離する。次に、硫酸−
過酸化水素−水系のエツチング液にてＧａＡｓ結晶露出
部を深さが３００μｍになるまで選択エツチングして講
３を形成する。なお、前記半導体基板の初期の全厚は５
００μＩｎである。次に前記基板の両面のＳｉＯ□膜を
除去する。続いて亜１（ｌｆ（７ｎ）の選択拡散法にて
エピタキシャル層２にＰ−”Ｎ接合を形成し、発光ダイ
オード４００１〜４１２８を形成する。
このとき、前記エツチング溝の中央部と、発光ダイオー
ド配列方向端部の素子分離切りしろ部の中央が一致する
ようにパターニングする。次にアルミニウム（＾ｌ〉で
ｐ側のオーミック電極を形成後、前記基板の全厚が３０
０ ｔｌｍになるまで裏面を研磨し、金（＾Ｕ）系合金
でｎ側のオーミック電極を形成する。次に、前記基板の
ｎ側を粘着テープ５に貼りつけ、２００μｍ厚のレジン
基材のブレード６で前記基板をダイシングする。このと
きブレード６の端部と粘着テープ５までの距離は１５μ
ｍに設定する。続いて、発光ダイオード配列方向に平行
な方向の素子分離切りしろ部を、２０Ｊｉｍ厚のメタル
基材のブレードで、前記基板表面から２９０μｍの深さ
までダイシング・カットする。次に、ブレーキングして
素子を完全分離する。
ド配列方向端部の素子分離切りしろ部の中央が一致する
ようにパターニングする。次にアルミニウム（＾ｌ〉で
ｐ側のオーミック電極を形成後、前記基板の全厚が３０
０ ｔｌｍになるまで裏面を研磨し、金（＾Ｕ）系合金
でｎ側のオーミック電極を形成する。次に、前記基板の
ｎ側を粘着テープ５に貼りつけ、２００μｍ厚のレジン
基材のブレード６で前記基板をダイシングする。このと
きブレード６の端部と粘着テープ５までの距離は１５μ
ｍに設定する。続いて、発光ダイオード配列方向に平行
な方向の素子分離切りしろ部を、２０Ｊｉｍ厚のメタル
基材のブレードで、前記基板表面から２９０μｍの深さ
までダイシング・カットする。次に、ブレーキングして
素子を完全分離する。
実施例２
第２図は本発明の第２の実施例の断面図である。第１の
実施例と同じく、面方位（１００）のｎ” −ＧａＡｓ
基板１に気相成長法にて積層したｎＧａＡｓ０．６ Ｉ
Ｐｏ、３９工ピタキシヤル層２に、Ｚｎの選択拡散に
より発光ダイオード４００１〜４１２８を形成する。次
にＡｔ’でｐ側のオーミック電極を形成後、前記半導体
基板の全厚が３００μｍになるまでｎ＋−ＧａＡｓ側を
研磨し、Ａｕ系合金でｎ側のオーミック電極を形成する
。次に、前記基板の発光ダイオード４゜０１〜４□２８
形成面側を粘着テープに貼り付け、発光ダイオード配列
方向端部の素子切りしろ部と相対する位置に、５００μ
ｍの厚のメタル基材ブレードで、１００μｍ深さの溝３
を形成する。次に、前記基板を粘着テープから剥がし、
今度は、溝３形成側を粘着テープ５に貼り付け、第１の
実施例と同様、２００μｍ厚のレジン基材のブレード６
で、発光ダイオード配列方向端部の素子切りしろ部をダ
イシング・カットする。
実施例と同じく、面方位（１００）のｎ” −ＧａＡｓ
基板１に気相成長法にて積層したｎＧａＡｓ０．６ Ｉ
Ｐｏ、３９工ピタキシヤル層２に、Ｚｎの選択拡散に
より発光ダイオード４００１〜４１２８を形成する。次
にＡｔ’でｐ側のオーミック電極を形成後、前記半導体
基板の全厚が３００μｍになるまでｎ＋−ＧａＡｓ側を
研磨し、Ａｕ系合金でｎ側のオーミック電極を形成する
。次に、前記基板の発光ダイオード４゜０１〜４□２８
形成面側を粘着テープに貼り付け、発光ダイオード配列
方向端部の素子切りしろ部と相対する位置に、５００μ
ｍの厚のメタル基材ブレードで、１００μｍ深さの溝３
を形成する。次に、前記基板を粘着テープから剥がし、
今度は、溝３形成側を粘着テープ５に貼り付け、第１の
実施例と同様、２００μｍ厚のレジン基材のブレード６
で、発光ダイオード配列方向端部の素子切りしろ部をダ
イシング・カットする。
このときブレード６の端部と粘着テープ５までの距離は
１５μｍに設定する。続いて、発光ダイオード配列方向
に平行な方向の素子分離切りしろ部を、２０μｍ厚のメ
タル基材のブレードで、前記基板表面から２９０μｍの
深さまでグイシングカットし、ブレーキングして素子を
完全分離する。
１５μｍに設定する。続いて、発光ダイオード配列方向
に平行な方向の素子分離切りしろ部を、２０μｍ厚のメ
タル基材のブレードで、前記基板表面から２９０μｍの
深さまでグイシングカットし、ブレーキングして素子を
完全分離する。
本実施例においては、基板裏面の溝形成をダイサーによ
り行うため、第１の実施例にくらべて溝形成の工程が短
い利点がある。
り行うため、第１の実施例にくらべて溝形成の工程が短
い利点がある。
以上、実施例では発光ダイオードアレイ素子の例につい
て説明したが、本発明は発光ダイオ−ドアレア素子に限
らず、他の半導体素子、例えばフォトダイオード等の受
光素子、ＦＥＴ、ＩＣ１光ＩＣ等各種半導体素子に適用
できる。
て説明したが、本発明は発光ダイオ−ドアレア素子に限
らず、他の半導体素子、例えばフォトダイオード等の受
光素子、ＦＥＴ、ＩＣ１光ＩＣ等各種半導体素子に適用
できる。
以上説明したように本発明は、半導体素子が作り込まれ
た半導体基板の裏面に、選択エツチング法またはダイサ
ーにより溝を形成し、前記溝入れした面を粘着テープに
貼り付け、前記基板の表面側（半導体素子が形成されて
いる側の面）から、前記溝に相対する位置でかつ前記溝
幅の範囲内を、前記溝幅よりも薄いブレードで、しかも
前記粘着テープに前記ブレードが接触しない条件下てダ
イシング・カットするため、粘着テープが切れる心配が
なく、かつ切断面に不要な突起か生ずることを防止でき
る効果がある。
た半導体基板の裏面に、選択エツチング法またはダイサ
ーにより溝を形成し、前記溝入れした面を粘着テープに
貼り付け、前記基板の表面側（半導体素子が形成されて
いる側の面）から、前記溝に相対する位置でかつ前記溝
幅の範囲内を、前記溝幅よりも薄いブレードで、しかも
前記粘着テープに前記ブレードが接触しない条件下てダ
イシング・カットするため、粘着テープが切れる心配が
なく、かつ切断面に不要な突起か生ずることを防止でき
る効果がある。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は従来法を説明する
ための半導体基板の断面図である。 １− ｎ ” −ＧａＡｓ基板、２−ｎ −ＧａＡｓｏ
、ａ＋Ｐｏ、３９工ピタキシヤル層、３・・・溝、４゜
０、〜４．２８・・・発光ダイオード、５・・・粘着テ
ープ５６・・・ブレード、７・・・突起。 声 １ 図 ＼ 邦 ２ 図
明の第２の実施例の断面図、第３図は従来法を説明する
ための半導体基板の断面図である。 １− ｎ ” −ＧａＡｓ基板、２−ｎ −ＧａＡｓｏ
、ａ＋Ｐｏ、３９工ピタキシヤル層、３・・・溝、４゜
０、〜４．２８・・・発光ダイオード、５・・・粘着テ
ープ５６・・・ブレード、７・・・突起。 声 １ 図 ＼ 邦 ２ 図
Claims (1)
- 複数の半導体素子が作り込まれた半導体基板の裏面に溝
入れを行う工程と、前記溝入れした面を粘着テープに貼
り付け前記基板の裏面側（半導体素子が形成された側）
から、前記溝に相対する位置でかつ前記溝の範囲内を、
前記溝幅よりも薄いブレードを装着したダイサーで、前
記粘着テープに前記ブレードが接触しない条件下でかつ
前記基板を完全にダイシング・カットして素子を分離す
る工程とを含むことを特徴とする半導体素子の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241425A JPH0288203A (ja) | 1988-09-26 | 1988-09-26 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241425A JPH0288203A (ja) | 1988-09-26 | 1988-09-26 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0288203A true JPH0288203A (ja) | 1990-03-28 |
Family
ID=17074109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241425A Pending JPH0288203A (ja) | 1988-09-26 | 1988-09-26 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0288203A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0736900A2 (en) * | 1995-04-03 | 1996-10-09 | Xerox Corporation | Replacing semiconductor chips in a full-width chip array |
| JP2006128655A (ja) * | 2004-09-28 | 2006-05-18 | Dainippon Printing Co Ltd | センサーチップおよびその製造方法 |
| JP2006237471A (ja) * | 2005-02-28 | 2006-09-07 | Yamaha Corp | 半導体ウェーハとそれを用いた半導体素子及びウェーハ・レベル・チップ・サイズ・パッケージ並びに半導体素子の製造方法 |
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-
1988
- 1988-09-26 JP JP63241425A patent/JPH0288203A/ja active Pending
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