JPS6159886A - 光半導体装置の製造方法 - Google Patents
光半導体装置の製造方法Info
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- JPS6159886A JPS6159886A JP59181910A JP18191084A JPS6159886A JP S6159886 A JPS6159886 A JP S6159886A JP 59181910 A JP59181910 A JP 59181910A JP 18191084 A JP18191084 A JP 18191084A JP S6159886 A JPS6159886 A JP S6159886A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は光半導体装置の製造方法に係り、特に化合物光
半導体素子のウェハー加工時と特性チェク時に生ずる該
ウェハーの反りや折れ等を発生させない様にした光半導
体装置の製造方法に関する。
半導体素子のウェハー加工時と特性チェク時に生ずる該
ウェハーの反りや折れ等を発生させない様にした光半導
体装置の製造方法に関する。
近赤外及び可視発光ダイオード等の製造工程に於いて、
活性材料として一般にはアルミニウム。
活性材料として一般にはアルミニウム。
ガリウム、ヒ素（Ａｔ Ｘ Ｇａ＋−ｘ Ａｓ）発光ダ
イオードが用いられているが、近赤外や赤、或いば橙色
の発光が可能な光半導体素子の基板としてＧａＡｓまた
はＧａＡｓｔ−ｘ Ｐ ｘ等を用いたインジウム、ガリ
ウム、ヒ素（Ｉｎ ｘＧａ＋−ｘ Ａｓ）インジウム、
ガリウム、ヒ素。
イオードが用いられているが、近赤外や赤、或いば橙色
の発光が可能な光半導体素子の基板としてＧａＡｓまた
はＧａＡｓｔ−ｘ Ｐ ｘ等を用いたインジウム、ガリ
ウム、ヒ素（Ｉｎ ｘＧａ＋−ｘ Ａｓ）インジウム、
ガリウム、ヒ素。
燐（Ｉｎ ｘ Ｇａ＋−ｘ ＡＳＩ−ＹＰ ｖ ）発光
ダイオード等の比較的結晶強度の弱い化合物光半導体装
置では、その製造過程、特に基板エツチング段階で反り
や割れを生じ背面マスクアライメントの位置合わせ等に
問題が発生していた。
ダイオード等の比較的結晶強度の弱い化合物光半導体装
置では、その製造過程、特に基板エツチング段階で反り
や割れを生じ背面マスクアライメントの位置合わせ等に
問題が発生していた。
上記した結晶強度の弱い化合物光半導体装置としてＡｌ
ｘ＋ Ｇａ、−ＸＡｓ発光ダイオードについて第２図（
ａｌ〜（ｄｌにその製造方法の過程を示す。第２図（ａ
ｌに於いて基板１はｎ型のＧａＡｓであり、該基板１上
に第１層２としてｎ−＾１ｘ＋ Ｇａ＋−ｘ＋眞を５０
μｍ厚に液相成長させ、該第１層２上に活性層になる第
２層３としてＰ −Ａｌ ｘ２ Ｇａ１−ｘｚＡｓを１
ｐｍ厚に液相成長させ、第３層４としてＰ −ＡｌＸ３
Ｇａｐ−ｙａＡｓを該第２層３上に１μｍＪ！Ｊ−に
液相成長させる。更に第４層５として該第３層４上にｎ
−Ａｌｘａ Ｇａｐ−ｘ４Ａｓを１μｍ厚に液相成長
させ、該第４層５上に発光径３０〜４０μｍφを得るた
めに第３層４表面に到達する様にＺｎＡｓ ２等のＰ型
不純物６を１〜２μｍ厚に選択拡散させる。
ｘ＋ Ｇａ、−ＸＡｓ発光ダイオードについて第２図（
ａｌ〜（ｄｌにその製造方法の過程を示す。第２図（ａ
ｌに於いて基板１はｎ型のＧａＡｓであり、該基板１上
に第１層２としてｎ−＾１ｘ＋ Ｇａ＋−ｘ＋眞を５０
μｍ厚に液相成長させ、該第１層２上に活性層になる第
２層３としてＰ −Ａｌ ｘ２ Ｇａ１−ｘｚＡｓを１
ｐｍ厚に液相成長させ、第３層４としてＰ −ＡｌＸ３
Ｇａｐ−ｙａＡｓを該第２層３上に１μｍＪ！Ｊ−に
液相成長させる。更に第４層５として該第３層４上にｎ
−Ａｌｘａ Ｇａｐ−ｘ４Ａｓを１μｍ厚に液相成長
させ、該第４層５上に発光径３０〜４０μｍφを得るた
めに第３層４表面に到達する様にＺｎＡｓ ２等のＰ型
不純物６を１〜２μｍ厚に選択拡散させる。
次に第２図（ｂ）に示す様に第４層５の全面に０．５μ
ｍ厚程度に金、亜鉛からなるＰ型電極７を蒸着し、更に
熱伝導を良好にするためにＡｕ鑞全金層８１０〜２０μ
ｍ厚に形成してアロイを行う。次にエツチング液によっ
て基板１を選択エツチング９する。
ｍ厚程度に金、亜鉛からなるＰ型電極７を蒸着し、更に
熱伝導を良好にするためにＡｕ鑞全金層８１０〜２０μ
ｍ厚に形成してアロイを行う。次にエツチング液によっ
て基板１を選択エツチング９する。
該エツチング液としてはＮ Ｈ４０Ｉ−１＋ Ｈ２０２
等を用いることが出来る。この様にして得たｎ −ＡＩ
ＸｌＧａ＋−＋ｏ八Ｓ面の第１層２上に第２図（Ｃ１
に示す様にｎ型電極１０を０．５μｍＷ−程度に蒸着す
る。
等を用いることが出来る。この様にして得たｎ −ＡＩ
ＸｌＧａ＋−＋ｏ八Ｓ面の第１層２上に第２図（Ｃ１
に示す様にｎ型電極１０を０．５μｍＷ−程度に蒸着す
る。
該ｎ帯電ネ菟としてはＡｕＧｅを１０００人厚に蒸着Ａ
ｕを５０００人厚に蒸着させて１３０ＩＪｍφ程度の光
取出し部１１をパターニングして７０イ化を行い、続い
てダイシングして切溝１２を形成してからチップ化して
互いに切り離された各チップを特性チェ。
ｕを５０００人厚に蒸着させて１３０ＩＪｍφ程度の光
取出し部１１をパターニングして７０イ化を行い、続い
てダイシングして切溝１２を形成してからチップ化して
互いに切り離された各チップを特性チェ。
りして良品を選別する様になし１選別されたチップは第
２図＋ｄ）に示す様にｎ型電＋Ｍ１０にＡｕワイヤ１３
をボンデングすると共にアロイした金遣金層８を溶融合
金１５ （例えばＡｕ５ｉ）を介してステム１４上に溶
着させてステム１４上にチップがマウントされた発光ダ
イオードが完成する。
２図＋ｄ）に示す様にｎ型電＋Ｍ１０にＡｕワイヤ１３
をボンデングすると共にアロイした金遣金層８を溶融合
金１５ （例えばＡｕ５ｉ）を介してステム１４上に溶
着させてステム１４上にチップがマウントされた発光ダ
イオードが完成する。
上記した化合物光半導体装置の製造方法によると、 Ｇ
ａＡｓ基板１が第２図［ｂｌに示す様にエツチングされ
るとチップ結晶層、すなわちエピタキシャル層の厚みは
約５０μ工程度の薄いものとなり反りがかなり大きな値
となるために第１層２にｎ型電極をパターニングする際
の背面マスクアライメントの位置合わせ精度が悪化する
。更に特性チェックを行う為には第２図（Ｃ）に示す様
にダイシングを行ってチップを各別に分離してからでな
いとＰ型電極が共通であるため特性チェックを行うこと
が出来ないのでこの分だけ工程が増加するだけでなく。
ａＡｓ基板１が第２図［ｂｌに示す様にエツチングされ
るとチップ結晶層、すなわちエピタキシャル層の厚みは
約５０μ工程度の薄いものとなり反りがかなり大きな値
となるために第１層２にｎ型電極をパターニングする際
の背面マスクアライメントの位置合わせ精度が悪化する
。更に特性チェックを行う為には第２図（Ｃ）に示す様
にダイシングを行ってチップを各別に分離してからでな
いとＰ型電極が共通であるため特性チェックを行うこと
が出来ないのでこの分だけ工程が増加するだけでなく。
ダイシング時にエピタキシャル層が薄いために割れを生
じて生産上の歩留りを悪くしていた。
じて生産上の歩留りを悪くしていた。
本発明は上記した欠点に鑑みなされたものであり、化合
物光半導体の製造工程を減少させ製造過程に於いて生ず
るチップの割れや１反りによるアライメントｔｉ度の劣
化を防止し特性チェックを行い易い半導体装置の製造方
法を提供する゛ことを目的とするものである。
物光半導体の製造工程を減少させ製造過程に於いて生ず
るチップの割れや１反りによるアライメントｔｉ度の劣
化を防止し特性チェックを行い易い半導体装置の製造方
法を提供する゛ことを目的とするものである。
そして、上記目的は本発明によれば基板上にエピタキシ
ャル層を積層成長させて不純物拡散領域を形成し、電極
を形成した後に、導電性の板材を上記電極側に溶融合金
を介して融着し、上記基板をエツチング後に該エツチン
グ面に他の電極を形成し、該他の電極側から上記板材の
厚み方向の一部に達する切溝を形成した状態で特性チェ
ックを行い、クランキング後に各別チ・ノブをステムに
融着してなることを特徴とする光半導体装置の製造方法
を提供することで達成される。
ャル層を積層成長させて不純物拡散領域を形成し、電極
を形成した後に、導電性の板材を上記電極側に溶融合金
を介して融着し、上記基板をエツチング後に該エツチン
グ面に他の電極を形成し、該他の電極側から上記板材の
厚み方向の一部に達する切溝を形成した状態で特性チェ
ックを行い、クランキング後に各別チ・ノブをステムに
融着してなることを特徴とする光半導体装置の製造方法
を提供することで達成される。
Ｃ発明の実施１列〕
以下２本発明の一実施例を築１図（ａｌ〜（ｄ）を用い
て詳記する。第１図（ａ）は第２図ｆａ）と同一構成で
ｎ−ＧａＡｓ基板１上に第１層２のｎ Ａｔ ）ｃ
＋ Ｇａｐ−ｘ＋Ａｓ＋活性層となる第２層３のＰ −
Ａｌ ｘ２ Ｇａｐ−ｗｚＡｓ、第３層４のＰ −Ａｔ
）Ｃ３Ｇａ１−ｘｌＡｓ、第４層５のｎＡｌｘａＧａ
＋−に４＾Ｓを順次液相成長させ、Ｐ型不純物拡散領域
５ａ、５ｂを選択拡散している。次に第１図（ｂｌに示
す様にＰ型電極７と金遣金部８の形成が行われた後でシ
リコンウェハー或いは溶融合金をメタライズしたシリコ
ンウェハー１６に金遣金部８側を下にして金シリコン（
ＡｕＳｉ） 、金−錫（ＡｕＳｎ）等の熔融合金材１７
を介してダイボンドを行う。ＡｕとＳｉの共晶温度は４
００“０位であり、＾ｕｓｎ等では２８０°Ｃ位で強固
に固定される。この際シリコンウェハーはヒートシンク
となる。この様に熱伝導性（導電性）を与えたウェハ一
部材或いは熱伝導部材（導電部材）を固定した後にｎ
−ＧａＡｓ基板１を選択エツチング９する。この状態で
は従来方法に比べてシリコン１６で強化されているため
に割れ。
て詳記する。第１図（ａ）は第２図ｆａ）と同一構成で
ｎ−ＧａＡｓ基板１上に第１層２のｎ Ａｔ ）ｃ
＋ Ｇａｐ−ｘ＋Ａｓ＋活性層となる第２層３のＰ −
Ａｌ ｘ２ Ｇａｐ−ｗｚＡｓ、第３層４のＰ −Ａｔ
）Ｃ３Ｇａ１−ｘｌＡｓ、第４層５のｎＡｌｘａＧａ
＋−に４＾Ｓを順次液相成長させ、Ｐ型不純物拡散領域
５ａ、５ｂを選択拡散している。次に第１図（ｂｌに示
す様にＰ型電極７と金遣金部８の形成が行われた後でシ
リコンウェハー或いは溶融合金をメタライズしたシリコ
ンウェハー１６に金遣金部８側を下にして金シリコン（
ＡｕＳｉ） 、金−錫（ＡｕＳｎ）等の熔融合金材１７
を介してダイボンドを行う。ＡｕとＳｉの共晶温度は４
００“０位であり、＾ｕｓｎ等では２８０°Ｃ位で強固
に固定される。この際シリコンウェハーはヒートシンク
となる。この様に熱伝導性（導電性）を与えたウェハ一
部材或いは熱伝導部材（導電部材）を固定した後にｎ
−ＧａＡｓ基板１を選択エツチング９する。この状態で
は従来方法に比べてシリコン１６で強化されているため
に割れ。
反りが激減する。次に第１図［Ｃ）に示す様にＮ型電極
１０をバターニングする場合に形成する光取出し部１１
の直径は１３０μｍ程度にするがこの際Ｐ型不純物拡散
領域６ａ、６ｂの中心と合わせる為の背面マスクアライ
メントの位置合わせ精度は反りがないために精度を向上
出来る。本発明の場合には上記マスクアライメントに於
いてはシリコンウェハー１６の一部をエツチングするこ
とで行い得る。次にｎ側電極１０側からグイサーによっ
てシリコンウェハー１６に達する迄切溝１２を形成する
。この状態では各チップは完全に分離されていないがＰ
側電極７は各チップ毎に分離されているので各チップ毎
に発光状態等の特性チェックを行えるのでシリコンウェ
ーハ台１６に一体に形成された状態で特性チェック出来
るためにチェックの自動化が極めて行い易い状態となる
。また、チェック時のウェハーの折れも防止出来る。
１０をバターニングする場合に形成する光取出し部１１
の直径は１３０μｍ程度にするがこの際Ｐ型不純物拡散
領域６ａ、６ｂの中心と合わせる為の背面マスクアライ
メントの位置合わせ精度は反りがないために精度を向上
出来る。本発明の場合には上記マスクアライメントに於
いてはシリコンウェハー１６の一部をエツチングするこ
とで行い得る。次にｎ側電極１０側からグイサーによっ
てシリコンウェハー１６に達する迄切溝１２を形成する
。この状態では各チップは完全に分離されていないがＰ
側電極７は各チップ毎に分離されているので各チップ毎
に発光状態等の特性チェックを行えるのでシリコンウェ
ーハ台１６に一体に形成された状態で特性チェック出来
るためにチェックの自動化が極めて行い易い状態となる
。また、チェック時のウェハーの折れも防止出来る。
上述の如き特性チェック後にクランキングすることで第
１図ｆｄｌに示す様に完全にチップ化されてステム１４
にシリコンウェハー１６は取り付けられ、ワイヤ１３の
ボンデングが行われる。個々に分離されたチップもシリ
コンウェハーと一体であり強度も充分であってＰ側電極
７よりの電極取り出しもシリコンウェハー１６が導電性
を付与または導電性であるために電極取り出しも特に工
夫する必要はない。
１図ｆｄｌに示す様に完全にチップ化されてステム１４
にシリコンウェハー１６は取り付けられ、ワイヤ１３の
ボンデングが行われる。個々に分離されたチップもシリ
コンウェハーと一体であり強度も充分であってＰ側電極
７よりの電極取り出しもシリコンウェハー１６が導電性
を付与または導電性であるために電極取り出しも特に工
夫する必要はない。
本発明は叙上の如く構成し、且つ製造されるために活性
物質に反りを発生させず、基板エツチング時に生ずる割
れを防止出来るだけでなく１反りによって生ずるｎ側電
極工程での背面アライメント精度を向上させ、且つ特性
チェック時にチップをバラバラにしないでチェクが行え
て、更にシリコンウェハーはヒートシンクとしての殿能
も兼ねる等の多くの特徴を有するものである。
物質に反りを発生させず、基板エツチング時に生ずる割
れを防止出来るだけでなく１反りによって生ずるｎ側電
極工程での背面アライメント精度を向上させ、且つ特性
チェック時にチップをバラバラにしないでチェクが行え
て、更にシリコンウェハーはヒートシンクとしての殿能
も兼ねる等の多くの特徴を有するものである。
第１図ｆａ）〜ｆｄ）は本発明の光半導体装置の製造方
法を示す側断面図、第２図（ａｌ〜（ｄ）は従来の光半
導体装置の製造方法を示す側断面図である。 １・・・基板、 ２・・・第１層。 ３・・・活性層となる第２層、 ４・・・第３層
、 ５・・・第４層、 ６．６ａ。 ６ｂ・・・Ｐ型不純物拡散層、 ７・・・Ｐ型電
極、 ８・・・金遣金部、 ９・・・エツ
チング部、 １０・・・ｎ側電極。 １１・・・光取出し部、 １２・・・切溝。 １３・・・ワイヤボンド部、 １４・・・ステム
、 １５・・・溶融合金、 １６・・・シ
リコンウェハー、 １７・・・溶融合金。
法を示す側断面図、第２図（ａｌ〜（ｄ）は従来の光半
導体装置の製造方法を示す側断面図である。 １・・・基板、 ２・・・第１層。 ３・・・活性層となる第２層、 ４・・・第３層
、 ５・・・第４層、 ６．６ａ。 ６ｂ・・・Ｐ型不純物拡散層、 ７・・・Ｐ型電
極、 ８・・・金遣金部、 ９・・・エツ
チング部、 １０・・・ｎ側電極。 １１・・・光取出し部、 １２・・・切溝。 １３・・・ワイヤボンド部、 １４・・・ステム
、 １５・・・溶融合金、 １６・・・シ
リコンウェハー、 １７・・・溶融合金。
Claims (1)
- 基板上にエピタキシャル層を積層成長させて不純物拡
散領域を形成し、電極を形成した後に、導電性の板材を
上記電極側に溶融合金を介して融着し、上記基板をエッ
チング後に該エッチング面に他の電極を形成し、該他の
電極側から上記板材の厚み方向の一部に達する切溝を形
成した状態で特性チェックを行い、クラッキング後に各
別チップをステムに融着してなることを特徴とする光半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181910A JPS6159886A (ja) | 1984-08-31 | 1984-08-31 | 光半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181910A JPS6159886A (ja) | 1984-08-31 | 1984-08-31 | 光半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159886A true JPS6159886A (ja) | 1986-03-27 |
Family
ID=16109031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181910A Pending JPS6159886A (ja) | 1984-08-31 | 1984-08-31 | 光半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159886A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000277804A (ja) * | 1995-06-15 | 2000-10-06 | Nichia Chem Ind Ltd | 窒化物半導体素子の製造方法及び窒化物半導体素子、並びに発光素子 |
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| US7259402B2 (en) | 2004-09-22 | 2007-08-21 | Cree, Inc. | High efficiency group III nitride-silicon carbide light emitting diode |
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