JP4960540B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、プレーナ型の横型および縦型の半導体装置に関し、特に、その半導体装置の耐圧構造に関する。
【0002】
【従来の技術】
バイポーラトランジスタ、パワーMOSFETおよびIGBT(絶縁ゲート型バイポーラトランジスタ)に代表されるパワーデバイスにおいて、数十から数千ボルトの耐圧構造(耐圧をもつ箇所の構造)が必要とされる。また、これらのパワーデバイスを駆動するために、近年、高耐圧ICの開発が盛んに行われ、この高耐圧ICもまたパワーデバイスと同等の耐圧が要求される。
【0003】
図7は、Double RESURF構造と抵抗性フィールドプレート構造を組み合わせた構造で、同図(a)は要部断面図で、同図(b)は電位分布である。この耐圧構造は、高耐圧ICの代表的な構造である。
図7(a)において、p基板35の表面層にNwell領域34が設けられている。このNwell領域34の表面層に高電位領域33、低電位領域37およびPoffset領域39がそれぞれ形成されている。高電位領域33上と低電位領域37上には、高電位側電極32と低電位側電極38がそれぞれ形成され、p基板35上に形成される絶縁酸化膜41上に高比抵抗の抵抗性フィールドプレートである薄膜抵抗層40が形成され、この薄膜抵抗層40により高電位側電極32と低電位側電極38とが電気的に接続されている。また、低電位側電極38と裏面側電極36は、p基板35の終端部で電気的に接続している。尚、35aはp基板層である。
【0004】
図7(b)において、低電位側電極38を基準(例えば、GND)として、高電位側電極32に正電位VS を印加したときの、チップ表面の電位分布の様子を図示している。
電位分布は抵抗性フィールドプレート40の両端面付近で歪みが大きく、電界が集中している。そのために、この個所で耐圧が低下する。
【0005】
図8は半導体内部の空乏層の拡がりを示した図である。図8の空乏層の拡がりを示した半導体装置の要部断面図は、図7(a)の要部断面図と同一である。従って、図中の符号は図7(a)と同じである。
図8において、低電位側電極38と裏面側電極36を基準にして、高電位側電極32に正電位VS が印加されると、逆バイアスが印加される2つのpn接合から空乏層47、48が拡張していく。
【0006】
1つのpn接合は、Nwell領域34とPoffset領域39、低電位領域37のpn接合であり、もう一つのpn接合は、Nwell領域34とp基板層35aのpn接合である。
一般的に、絶縁酸化膜41と半導体界面の固定電荷の影響で、半導体表面の空乏層内部には電界の集中が起き易く、これがデバイスの破壊につながる。
【0007】
抵抗性フィールドプレート構造は、高電位側電極32に電位VS を印加すると、薄膜抵抗層40にも電位VS が印加され、薄膜抵抗層40には、電位VS と薄膜抵抗層40の抵抗値に応じた電流が流れる。これによって、薄膜抵抗層40に、均一な電位分布が生じれば、この電位分布による電界が、絶縁酸化膜41を介し、半導体層に影響を及ぼし、半導体層表面の空乏層の中の電界集中を緩和することができる。その結果、高い耐圧を安定して確保することができる。
【0008】
従来の構造においては、高電位領域33と低電位領域37との間に大きな漏れ電流が発生しないように、フィールドプレートである薄膜抵抗層40には、数MΩcmの高比抵抗の層、例えば、ノンドープアモルファスシリコンや酸素ドープポリシリコン(SIPOS)が使用されてきた。
しかしながら、数MΩcmの高比抵抗の層を安定して形成することは、この層に入り込む不純物を極めて小さく抑制しなければならず、製造は極めて困難である。また、場所による比抵抗の値にばらつきが発生しやすい。
【0009】
この薄膜抵抗層40の抵抗値が低い場合には、抵抗値のばらつきは小さくなるが、大きな漏れ電流が流れるため、発生損失が大きくなり、デバイスが破壊し易くなる。また、抵抗値が高すぎる場合は、抵抗値のばらつきが発生して、漏れ電流は不均一に流れ易くなり、高電位領域33と低電位領域37の間に、均一な電位分布を形成することが困難となり、半導体層の空乏層中に電界集中箇所が生じで、耐圧が低下する可能性がある。
【0010】
これらの問題点を解決するために、前記の薄膜抵抗層40の抵抗値を低くして、ばらつきを抑え、この薄膜抵抗層40を、島状のベース電極43(高電位側電極)とそれを取り囲む外周電極44(低電位側電極)との間に、渦巻き状に形成し、長い薄膜抵抗層(渦巻き状の薄膜抵抗層45)でベース電極43と外周電極44を接続することで、抵抗値を増大させる、図9のような構造が特開平4−332173号公報に開示されている。
【0011】
この構造では、渦巻き状の薄膜抵抗層45の比抵抗を小さくして、ばらつきを抑制し、渦巻き状の薄膜抵抗層45の端から端の間の抵抗値を大きくして、漏れ電流を抑制している。また、ベース電極43と外周電極44とを直線で結ぶ線上の電位分布は、渦巻き状の薄膜抵抗層45の渦巻きの回数分だけ、階段状に変化するが、回数を多くすれば、階段の落差は小さくなり、平均的な電位勾配は一定となる。
【0012】
この構造によれば、外周電極44とベース電極43を電気的に接続する渦巻き状の薄膜抵抗層45の比抵抗の値を、従来構造の抵抗性フィールドプレートに比べ、低い値として実現できるというものである。これによって、抵抗性フィールドプレートよりも抵抗値の制御が容易になる利点を有する。
【0013】
【発明が解決しようとする課題】
しかし、この渦巻き状の薄膜抵抗層45を形成する場合、半導体装置のチップサイズが大きくなると、前記渦巻き状の薄膜抵抗層45の距離が長くなり、抵抗値が大きくなる。チップサイズによらず同一の漏れ電流を流すには、チップサイズが大きくなると、渦巻き状の薄膜抵抗層45の幅を広げる必要があり、必然的に周辺に配置される耐圧構造の幅が大きくなる。 従って、同一の耐圧を有する半導体装置でも、電流容量によって、つまり、活性領域の面積の変化によって、耐圧構造の幅を変える必要がある。これは、同一の耐圧系列の半導体装置を製作する場合、製造コスト上、不都合である。
【0014】
また、渦巻き状の薄膜抵抗層45として採用する薄膜の比抵抗の値が、比較的低い値に設定できるようになったとはいえ、まだまだ、均一な比抵抗の値を渦巻き状の抵抗層に沿って、得ることは困難である。そのため、渦巻き状の薄膜抵抗層45に場所によって抵抗値のばらつきが発生して、耐圧構造部で局部的に電界が集中し、素子耐圧の低下を招く。また、この抵抗値は温度に対する変動が大きく、デバイスに、この渦巻き状の抵抗層を用いることは、信頼性の確保の観点からも困難である。
【0015】
また、USP5475258にパワーMOSFETのゲート・ドレイン間の絶縁膜上にツェナーダイオードを形成することが開示されているが、ソース・ドレイン間の電位分布を均一化させるには、十分でない。
また、USP5729044に、半導体基板内にp領域、n領域を設けて金属で接続し、ダイオードを直列に形成することが開示されているが、このUSP5729044の構造では、横型デバイスで広く適用されているRESURF構造との組合せは困難であり、従って、横型デバイスには不向きである。
【0016】
また、USP5382825に、縦型デバイスを対象として、活性領域の外周部の不活性領域上に、多数のダイオードを渦巻き状に直列接続することが開示されている。このUSP5382825では、横型デバイスで、しかも活性領域上にこの構造を配置することは開示されておらず、また、渦巻き状の直列ダイオードの数は、素子に定格電圧になるように選定されている。従って、定格電圧付近の電圧が素子に印加された場合は、大きな漏れ電流が流れるという不都合を生じる。
【0017】
前記のことから、横型および縦型の双方の半導体装置に適用できて、フィールドプレートの様な働きをするダイオードを多数個直列した構造で、漏れ電流が小さく、且つ、十分に電位分布の均一化が図れる耐圧構造の提案は未だ成されていない。
この発明の目的は、前記の課題を解決して、電界集中が発生しにくく、信頼性の高い耐圧構造を有する横型および縦型構造の半導体装置を提供することにある。
【0018】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板上に形成された絶縁膜上に、互いに離して形成された第1電極と第2電極とを有し、前記半導体基板が第1導電形であって、該半導体基板の表面層に第1導電形の第1領域と第2導電形の第2領域が離して形成され、前記第1領域と前記第2領域の間の前記半導体基板の表面層に、前記第1領域から離し、且つ、前記第2領域に接するように第2導電形の第3領域が形成され、前記第1領域と前記第1電極とが接続し、前記第2領域と前記第2電極とが接続される半導体装置において、両端がそれぞれ第1電極、第2電極に接続され、且つ、第1電極を取り囲む渦巻き状の薄膜層が、前記絶縁膜上に形成され、該渦巻き状の薄膜層の長手方向に沿って、直列に複数個のpnダイオードが形成され、前記半導体装置の耐圧をVB 、前記pnダイオードの降伏電圧をVz 、前記渦巻き状の薄膜層の中のpnダイオードを形成するpn接合で、逆阻止状態にあるpn接合の数をmとすると、VB <VZ ×mを満足し、該pnダイオードは渦巻き状の前記薄膜層に形成されるpn接合を一つ置きに金属膜で短絡した順直列接続のツェナーダイオードである構成とする。
【0019】
または、半導体基板上に形成された絶縁膜上に、互いに離して形成された第1電極と第2電極とを有し、前記半導体基板が第1導電形であって、該半導体基板の表面層に第2導電形の第1領域と第2領域が離してそれぞれ形成され、前記第1領域と前記第2領域の間の前記半導体基板の表面層に、前記第1領域および第2領域から離して、第2導電形の第3領域が、前記第1領域を取り囲むようにリング状に形成され、前記第1領域と前記第1電極とが接続し、前記第2領域と前記第2電極とが接続される半導体装置において、両端がそれぞれ第1電極、第2電極に接続され、且つ、第1電極を取り囲む渦巻き状の薄膜層が、前記絶縁膜上に形成され、該渦巻き状の薄膜層の長手方向に沿って、直列に複数個のpnダイオードが形成され、前記半導体装置の耐圧をVB 、前記pnダイオードの降伏電圧をVz 、前記渦巻き状の薄膜層の中のpnダイオードを形成するpn接合で、逆阻止状態にあるpn接合の数をmとすると、VB <VZ ×mを満足し、該pnダイオードは渦巻き状の前記薄膜層に形成されるpn接合を一つ置きに金属膜で短絡した順直列接続のツェナーダイオードである構成とするとよい。
【0020】
【0021】
前記薄膜層が、ポリシリコンで形成され、該ポリシリコンに第1導電形領域と第2導電形領域が交互に複数個形成され、前記第1導電形領域と前記第2導電形領域とでpnダイオードが形成され、前記第1導電形領域および前記第2導電形領域の不純物濃度が1×1018cm-3以上であるとよい。
【0022】
【0023】
【0024】
【0025】
【0026】
前記のn1 とp2 を金属膜などで接続すると、p1 n1 のpnダイオードとp2 n2 のpnダイオードとが順直列に接続されたことになる。つまり、薄膜層はpnダイオードが順直列に複数個接続された構造となる。
このpnダイオードをツェナーダイオードとするために、ノンドープのポリシリコンに1×1018cm-3以上の第1導電形の不純物をドープして、第1導電形ポリシリコンを形成する。この第1導電形ポリシリコンに、不純物濃度が1×1018cm-3以上である第2導電形領域を形成して、ツェナーダイオードを形成する。勿論、この不純物濃度が1018cm-3から1019cm-3ではアバランシェ降伏とツェナー降伏が混在し、1019cm-3以上でツェナー降伏が支配的になると推定される。
【0027】
このように、ツェナーダイオードを直列接続(順直列)し、渦巻き状の薄膜層とすることで、第1電極と第2電極の間を直線で結ぶ線上で均等な電位分布が得られ、電界集中を防止できる。
図5はポリシリコンを用いたツェナーダイオードの電圧・電流特性である。逆バイアスの領域では、pn接合の逆方向電圧を増加させていくと、所定の電圧(ツェナー電圧:VZ )以上で、急激に電流が流れる、所謂、降伏現象が現れる。前記のように、ツェナーダイオードにより形成した、渦巻き状の薄膜層は、低電位側電極を基準にして、高電位側電極に電圧VS を印加すると、VS の大きさで、ツェナーダイオードの逆阻止状態は非降伏状態と降伏状態の2つの状態に分かれる。
【0028】
個々のツェナーダイオードのツェナー電圧をVZ 、薄膜層の中のツェナーダイオードを形成するpn接合で、逆阻止状態にあるpn接合の数をmとすると、(1)VS <m・VZ のとき(ツェナーダイオードは非降伏状態)
pn接合の逆方向の漏れ電流IS が渦巻き状の薄膜層に流れる。高濃度の不純物をドープしたポリシリコンに形成された個々のツェナーダイオードは、均一な電圧・電流特性を有するために、渦巻き状の薄膜層は、渦巻きに沿って均一な電位分布となる。尚、不純物濃度を高くすると、濃度制御が容易になり、面内の濃度のばらつきは小さくなり、抵抗値のばらつきが小さくなる。
(2)VS ≧m・VZ のとき(ツェナーダイオードは降伏状態)
pn接合の逆方向に過大な電流が流れ、その状態が長時間続くと渦巻き状の薄膜層は発熱して破壊に至る。
【0029】
ツェナーダイオードの個数を増やして、半導体装置の所望の耐圧より、渦巻き状の薄膜層に形成されたツェナーダイオード全数を合わせたツェナー電圧を高くなるように設定すれば、前記の(1)項の非降伏状態で使用できる。この非降伏状態でツェナーダイオードを動作させることで、ツェナーダイオードを破壊させずに、渦巻き状の薄膜層の電位分布を均一化できる。また、渦巻き状の薄膜層を流れる漏れ電流はツェナーダイオードの逆阻止時の電圧・電流特性で決まり、この漏れ電流は、ツェナーダイオードの数が変わらなければ、渦巻き状の薄膜層の長さによる影響は少ない。つまり、薄膜層の占める大きさによる影響は少ない。また、温度の変化に対する、漏れ電流の変動も、従来の高抵抗の渦巻き状の抵抗層の変動に比べて、大幅に小さく、安定した電位分布が形成できる。
【0030】
図6は、渦巻き状の薄膜層に沿っての電界分布で、同図(a)は電界分布の模式図で、図(b)は同図(a)の拡大図と渦巻き状の薄膜層の図で、同図(c)は電位分布を示す図である。
同図(a)、(b)において、電界は渦巻き状の薄膜層に形成されたpn接合でEMAX となり、空乏層が広がっていない箇所でEMIN となる。また、pn接合が順バイアスされている箇所でも小さな電界は存在するがそれは省略した。また、EMIN は空乏層が広がらない領域での漏れ電極による電圧降下で生ずる電界である。
【0031】
同図(c)において、渦巻き状の薄膜層に沿っての電位は、Vs からGNDに向かった勾配が一定となり、図7(b)に示した理想的な電位分布となる。拡大すると階段状に電位が降下しているが、ツェナーダイオードの数が多いため、極めて小さなステップとなる。
また、前記薄膜層を複数本形成すると、例えば、複数本ある薄膜層の内1本が溶断しても、他の薄膜層で電位分布の均一化を図ることができる。
【0032】
【発明の実施の形態】
図1は、この発明の参考例の半導体装置における耐圧構造部で、同図(a)は要部平面図、同図(b)は同図(a)のA−A線で切断した要部断面図である。
この参考例では、外側の電極を基準(GND)として、内側の島状に存在する電極に高電位をかけるものとするが、これとは逆に、内側を基準にして、外側の電極に高電位をかける場合でも、渦巻き状の薄膜層6の効果は同じである。
【0033】
図1(a)において、プレーナ型の半導体装置1は、その表面側表面の中心部に高電位側電極2と、その高電位側電極2の外周側の低電位側電極3と、高電位側電極2と低電位側電極3との間で高電位側電極2の周囲を3重に周回して、高電位側電極2と低電位側電極3とを電気的に接続する、第1導電形薄膜層4および第2導電形薄膜層5の繰り返しからなる渦巻き状の薄膜層6を有する。
【0034】
図1(b)において、p基板10の表面層にNwell層9を形成し、Nwell層9の表面層にn形の高電位領域8、p形の低電位領域12およびPoffset領域14を形成する。また、p基板10の表面側には、絶縁酸化膜18を介して、第1導電形薄膜層4と第2導電形薄膜層5の繰り返しからなる渦巻き状薄膜層6で形成される。この渦巻き状の薄膜層6のA−A線にある箇所を15、16、17として示す。
【0035】
一方、p基板10の裏面側には、裏面側電極11を形成する。低電位側電極3はチップ終端部にあり、この終端部のダイシング面56には歪み層が形成され、この歪み層で、電圧阻止能力がなくなるために、低電位側電極3と裏面側電極11は電気的に接続され、共に電位的にGNDとなる。勿論、このダイシング面56に加え、チップ終端部の露出面全体をp層とすることで、低電位側電極3と裏面側電極11をさらに強く電気的に接続させることができる。
【0036】
前記の渦巻き状の薄膜層6は、例えば、ノンドープのポリシリコンに第1導電形および第2導電形の不純物を導入して、第1導電形薄膜層4および第2導電形薄膜層5を交互に形成して得ることができる。また、別の例として、第1導電形ポリシリコンに第2導電形不純物を選択的に離して導入して、第1導電形薄膜層4および第2導電形薄膜層5を交互に形成して得ることもできる。例えば、第1導電形薄膜層4をn層とし、第2導電形薄膜層5をp層とした場合のpnダイオードの逆直列状態を51に示す。尚、図では白抜き部が第1導電形薄膜層4で、ハッチング部が第2導電形薄膜層5として示したが、書き切れないので、矢印イの方向に一つ置きに示されるハッチング部を省略した。
【0037】
この構造において、低電位側電極3を基準にして、高電位側電極2に正電位VS を印加すると、渦巻き状の薄膜層6の高電位側電極2と接続する端にも電位VS が印加され、この渦巻き状の薄膜層には均一な電位分布が形成される。
図2は、チップ表面の電位分布の様子を示めしたもので、同図(a)は半導体装置の要部断面図、同図(b)はチップ表面の電位分布である。電位勾配が生ずる箇所はPoffset層表面である。
【0038】
同図(a)は図1(b)の上部を描いた図である。また同図(b)は図1(a)のA−A線上に沿って、高電位側電極2から低電位側電極3に向かっての電位分布を示した図である。渦巻き状の薄膜層6をA−A線で切断した断面で表すと15、16、17で示される。この渦巻き状の薄膜層15、16、17にかかる電位をV15、V16、V17とする。高電位側電極2から低電位側電極3に向かっての電位は、平均的な勾配が一定となる。そのため、Nwell層9、Poffset層14および図示しないp基板層10aに形成される空乏層内の電界は緩和され、半導体装置1を高耐圧化することができる。
【0039】
つぎに、渦巻き状の薄膜層6に沿って、印加される電位について図1(a)を用いて説明する。
半導体装置の耐圧が、例えば、600Vの場合、ツェナーダイオードを形成するpn接合55で、逆阻止状態にあるpn接合55の数をm=400個、接合部ダイオードの降伏電圧であるツェナー電圧を全て等しく、VZ =4Vとなるようツェナーダイオードの耐圧を設定する。こうすると、ツェナーダイオードの全電圧=4V×400=1600Vとなり、半導体装置1の耐圧600Vに対して十分余裕があり、ツェナーダイオードが降伏することはなく、従って、発熱で破壊することもない。また、一個のツェナーダイオードに印加される電圧は600V÷400=1.5Vと低く、高電位側電極2から低電位側電極3に、渦巻き状の薄膜層6に沿って、この1.5Vの電位ステップで電位は均一に低下し、均一な電位分布が得られる。
【0040】
また、前記のVZ を7Vに設定した場合は、mが230個程度で、一個のツェナーダイオードに印加される電圧が2.6V程度と低くなり、高電位側電極2から低電位側電極3に、渦巻き状の薄膜層6に沿って、この2.6Vの電位ステップで電位は均一に低下し、均一な電位分布が得られることになる。
ツェナーダイオードを形成するポリシリコンの濃度(第1導電形薄膜層の濃度および第2導電形薄膜層の濃度)は高いために、ツェナーダイオードの電圧・電流特性のばらつきは小さくなる。実測では、漏れ電流に対する各ツェナーダイオードが分担する電圧のばらつきは10%以内で、渦巻き状の薄膜層に沿う電位分布の均一性は、ポリシリコンの濃度を高めることで向上する。
【0041】
従って、ツェナーダイオードを降伏させることなく、渦巻き状の薄膜層6に沿って安定した電位分布を得ることができ、半導体装置の耐圧を向上できる。
また、図1では、渦巻き状の薄膜層6を内側の高電位側電極2の周囲を3重に周回としたが、特に、チップサイズや半導体装置1の耐圧で周回の回数は変わる。但し、周回の回数が多い程、高電位側電極2と低電位側電極3を直線で結ぶ線上(例えばA−A線上)の電位分布の均一性が向上するので好ましい。
【0042】
また、ツェナーダイオードの個数もここでは400個としたが、全体のツェナー電圧が半導体装置1の耐圧以上になるように個数を設定すればよい。また、渦巻き状の薄膜層6の形状もこの渦巻き状の薄膜層6が取り巻く電極形状(例えば、高電位側電極2の形状)に合わせてよく、円形でも多角形でもよい。さらに、渦巻き状の薄膜層6の材質についは、この実施例ではポリシリコンとしたが、単結晶シリコンやGaAsおよびSiCなどの半導体材料を用いてもよい。また、始点から終点に達する渦巻きの本数は、実施例では1本で示したが、複数本、並設しても構わない。
【0043】
前記した参考例は、pnダイオードが逆直列に多数接続された例である。つぎに、pnダイオードが順直列に接続された実施例を説明する。
図3は、この発明の第1実施例の半導体装置における耐圧構造部の要部平面図である。
この図は、渦巻き状の薄膜層6に形成されるpn接合55を一つ置きに金属膜53で短絡し、すべてのツェナーダイオードであるpnダイオードが順直列に形成されている点が図1(a)と異なる。この金属膜53の材質はアルミニウムなど、デバイスの電極を形成するときに用いる材質でよい。また、形成されるpnダイオードは、図中の52に示すように逆阻止状態となるように、順方向のpn接合上に金属膜53を形成する。尚、矢印ロの方向で、金属膜53とpn接合55が一つ置きに配置されるが、省略した。
【0044】
前記した参考例では、横型のプレーナ型の半導体装置の耐圧構造部を示したが、縦型の半導体装置の耐圧構造の場合でも、チップの活性領域から、横方向に空乏層が拡張していくタイプの半導体装置では、前記したツェナーダイオードの繰り返しからなる渦巻き状の薄膜層が適用できる。つぎに、縦型の半導体装置に渦巻き状の薄膜層を適用した実施例について説明する。
【0045】
図4は、この発明の第2実施例の半導体装置における耐圧構造部の要部断面図である。
n- 層23の裏面側にn+ 層22を形成し、表面側に低電位領域25となるpウエル領域、この低電位領域を取り囲むようにガードリングとなるp領域29、30、31をそれぞれ形成し、チップの終端部には、高電位領域20となるp領域を形成する。低電位領域25となるpウエル領域には図示しない活性領域(例えば、MOSFETでいうとゲート部やソース部が占めている領域のこと)が形成される。低電位領域25上に低電位側電極26、高電位領域20上に高電位側電極19が形成され、裏面のn+ 層上には裏面側電極21が形成される。裏面側電極21と高電位側電極19はダイシング面45で電気的に接続されている。
【0046】
また、ガードリングのp領域29、30、31は、pウエル領域25をリング状に取り囲んでいる。高電位側電極19と低電位側電極26とを電気的に接続する渦巻き状の薄膜層27が半導体基板上の絶縁酸化膜28を介して形成されている。
ここで、裏面側電極21に電位VS をかけると、高電位側電極19と低電位側電極26の間に、電位VS がかかり、ツェナーダイオードの直列接続構造となっている渦巻き状の薄膜層27には、漏れ電流が流れて、電位分布が形成される。この電位分布による電界が、半導体基板に形成される空乏層24を均一に広げ、電界集中を緩和し、半導体装置の耐圧を向上させる。
【0047】
この発明の第3実施例の半導体装置で、図1の渦巻き状の薄膜層を形成する第1導電形層および第2導電形層の不純物濃度がそれぞれ1×1018cm-3以上にする。このように不純物濃度を高くすることで、第1導電形薄膜層と第2導電形薄膜層で形成されるpnダイオードはツェナーダイオードとなる。これらの第1導電形薄膜層と第2導電形薄膜層の不純物濃度を高くすることで、ツェナーダイオードの逆阻止時の電圧・電流特性のばらつきを小さく抑制でき、渦巻き状の薄膜層に沿って均一な電位勾配を形成できる。また、渦巻き状の薄膜層にツェナーダイオード群を形成することで、抵抗性の薄膜層と比べて、電位分布の温度依存性を小さくできる。
【0048】
この発明の第3実施例の半導体装置で、半導体基板上に、絶縁酸化膜を介して渦巻き状の薄膜層を形成する場合の絶縁酸化膜の膜厚を0.01μmから10μmとする。0.01μmより薄い場合は、製造条件のばらつきなどで半導体基板と渦巻き状の薄膜層が接触する場合が生ずる恐れが出てくる。一方、10μmを超えると、絶縁酸化膜の形成に長時間かかかり、半導体基板上に形成される絶縁酸化膜の厚さが厚くなりすぎて、渦巻き状の薄膜層の電位を効果的に半導体基板の表面に伝えにくくなる。そのため、デバイス構造としては好ましくない。また、製造コストも当然上昇する。
【0049】
前記のように、この発明の渦巻き状の薄膜層は、ツェナーダイオードの繰り返し構造となっており、逆阻止状態にあるダイオードの個数mと個々のツェナーダイオードのツェナー電圧VZ の積(m×VZ )が半導体装置の耐圧より十分大きいように設計しておけば、高電位側電極と低電位側電極間に耐圧以下の電圧を印加したとき、渦巻き状の薄膜層には、ダイオードの逆方向の漏れ電流IS が流れ、薄膜層に沿って均一な電位分布が生じ、それに従って、第1導電形薄膜層もしくは第2導電形薄膜層で、キャリアの移動が起こり、空乏層が拡張する。これによって、電界集中が緩和され、耐圧を向上できる。
【0050】
従来のフィールドプレートや渦巻き状の抵抗層に比べ、この発明は、渦巻き状の薄膜層の第1導電形もしくは第2導電形の不純物濃度、ツェナーダイオードの個数、薄膜層の材質の最適化によって、薄膜層の大きさ(幅、長さ)や温度の変化による漏れ電流IS の変動を大幅に小さくでき、安定した耐圧を得ることができる。
【0051】
図10は、この発明の第4実施例の半導体装置における耐圧構造部の要部平面図である。薄膜層が4本渦巻き状に形成されている。渦巻き状の薄膜層は第1導電形薄膜層と第2導電形薄膜層から形成され、図1(a)との違いは、渦巻き状の薄膜層が複数本(図10では、第1渦巻き状の薄膜層6a、第2渦巻き状の薄膜層6b、第3渦巻き状の薄膜層6cおよび第4渦巻き状の薄膜層6dの4本)形成されている点である。薄膜層を複数本とすることで、例えば、1本の薄膜層が切れても、他の健全な薄膜層によって電位分布の均一化が図られて、素子耐圧に対する信頼性が向上する。
【0052】
尚、第4実施例の半導体装置の要部断面図およびチップ表面の電位分布の様子は、図2(a)および(b)と同じであるので説明を省略する。
図11は、この発明の参考例2の半導体装置における要部断面図である。これは、参考例で示した耐圧構造を高耐圧横形NMOS(nチャネルMOSFET)に適用した例である。
【0053】
p基板57のNwell領域58を形成し、Nwell領域58の表面層に選択的にp- 領域60、Poffset領域67を形成し、また、Pwell領域61、64を形成する。つぎに、絶縁酸化膜69、70であるLOCOS(Local Oxidation of Silicon)を形成する。そのつぎに、図示しないゲート酸化膜を介してポリシリコンでゲート電極72を形成し、絶縁酸化膜70上にポリシリコン膜75、84および渦巻き状の薄膜層83を形成する。この渦巻き状の薄膜層83は参考例で説明したものと同等である。当然、前記したように、この渦巻き状の薄膜層83は多数のpnダイオード(ツェナーダイオードなど)で構成されている。
【0054】
つぎに、ソース領域となるn+ 領域63、65、ドレイン領域となるn+ 領域68を形成し、このとき、渦巻き状の薄膜層83の図示しないn+ 領域も形成し、またフィールドプレートとなるポリシリコン膜75、84をn形の低抵抗層とする。
つぎに、コンタクトをとるために、p+ 領域59、62、66を形成し、このとき、渦巻き状の薄膜層83の図示しないp+ 領域も形成する。
【0055】
つぎに、図示しないPSG(リン・ガラス)などの絶縁膜を表面に被覆し、コンタクト孔を形成した後、ソース電極71、73およびドレイン電極74を形成し、裏面に裏面側電極85を形成する。
この高耐圧横型NMOSは、オン状態のとき、主電流である電子流が活性領域201を、ソース側(n+ 領域63、65)からドレイン側(n+ 領域68)に流れる構造である。渦巻き状の薄膜層83が、主電流が流れる活性領域201の上に形成されていることで、阻止状態でのドレイン側からソース側への電位分布を均一化できて、素子耐圧の信頼性を向上させることができる。さらに、ソース・ドレイン間の距離が低減できて、オン抵抗の低減を図ることができると共に、素子占有面積を小さくできる利点も生じる。
【0056】
図12は、この発明の参考例3の半導体装置における要部断面図である。これは、参考例で示した耐圧構造を、高耐圧横型PMOS(pチャネルMOSFET)に適用した例である。ここでは、構造の詳細な説明は省略するが、渦巻き状の薄膜層104は、図11と同様に、活性領域202の上に形成されている。この場合も参考例2で説明した効果と同様の効果が期待できる。
【0057】
【発明の効果】
この発明によれば、島状領域の周囲を外周部に向かって周回し、高電位領域と低電位領域を電気的に接続する渦巻き状の薄膜層を、ツェナーダイオードの繰り返しにより順直列に構成し、半導体装置の耐圧をVB 、pnダイオードの降伏電圧をVz 、渦巻き状の薄膜層の中のpnダイオードを形成するpn接合で、逆阻止状態にあるpn接合の数をmとすると、VB <VZ ×mを満足することで、つぎのような効果がある。
耐圧構造部の耐圧は、ツェナーダイオードの数で決まり、薄膜層の幅に対する依存性は極めて小さく、そのため、同一耐圧においては、電流容量によってチップサイズが変わっても渦巻き状の幅を一定にできる。このことによって、同一耐圧の素子系列を製造する場合、製造コストが、従来の抵抗薄膜層(フィールドプレートや渦巻き状の抵抗薄膜層)に比べて大幅に低減できる。
【0058】
また、ツェナーダイオードの逆耐圧特性を利用しているので、温度依存性が小さく、そのため、耐圧を安定して得ることができる。
また渦巻き状の薄膜層を形成するポリシリコンの不純物濃度を1×1018cm-3以上と高濃度とすることで、個々のツェナーダイオードの電圧・電流特性を揃えることができる。そうすることで、高電位領域から低電位領域への電位勾配を均一化し、高い耐圧を得ることができる。
【0059】
また、薄膜層を複数本とすることで、素子耐圧に対する信頼性が向上する。
【図面の簡単な説明】
【図1】 この発明の参考例の半導体装置における耐圧構造部で、(a)は要部平面図、(b)は同図(a)のA−A線で切断した要部断面図
【図2】 チップ表面の電位分布の様子を示めしたもので、(a)は半導体装置の要部断面図、(b)はチップ表面の電位分布図
【図3】 この発明の第1実施例の半導体装置における耐圧構造部の要部平面図
【図4】 この発明の第2実施例の半導体装置における耐圧構造部の要部断面図
【図5】 ポリシリコンを用いたツェナーダイオードの電圧・電流特性を示す図
【図6】 渦巻き状の薄膜層に沿っての電界分布で、(a)は電界分布の模式図で、(b)は(a)の拡大図と渦巻き状の薄膜層の図で、(c)は電位分布を示す図
【図7】 従来の耐圧構造部である、Double RESURF構造と抵抗性フィールドプレート構造を組み合わせた構造で、(a)は要部断面図、(b)は電位分布図
【図8】 半導体内部の空乏層の拡がりを示した図
【図9】 従来の耐圧構造部で、渦巻き状の薄膜抵抗層45の要部平面図
【図10】 この発明の第4実施例の半導体装置における耐圧構造部の要部平面図
【図11】 この発明の参考例2の半導体装置における要部断面図
【図12】 この発明の参考例3の半導体装置における要部断面図
【符号の説明】
1 半導体装置
2 高電位側電極
3 低電位側電極
4 第1導電形薄膜層
5 第2導電形薄膜層
6 渦巻き状の薄膜層
6a〜6d 第1〜第4渦巻き状の薄膜層
8 高電位領域
9 Nwell領域
10 p基板
10a p基板層
11 裏面側電極
12 低電位領域
14 Poffset領域
15、16、17 渦巻き状の薄膜層
18 絶縁酸化膜
19 高電位側電極
20 高電位領域
21 裏面側電極
22 n+ 層
23 n- 層
24 空乏層
25 低電位領域
26 低電位側電極
27 渦巻き状の薄膜層
28 絶縁酸化膜
29、30、31 p領域
53 金属膜
55 pn接合
56 ダイシング面
Claims (4)
- 半導体基板上に形成された絶縁膜上に、互いに離して形成された第1電極と第2電極とを有し、前記半導体基板が第1導電形であって、該半導体基板の表面層に第1導電形の第1領域と第2導電形の第2領域が離して形成され、前記第1領域と前記第2領域の間の前記半導体基板の表面層に、前記第1領域から離し、且つ、前記第2領域に接するように第2導電形の第3領域が形成され、前記第1領域と前記第1電極とが接続し、前記第2領域と前記第2電極とが接続される半導体装置において、両端がそれぞれ第1電極、第2電極に接続され、且つ、第1電極を取り囲む渦巻き状の薄膜層が、前記絶縁膜上に形成され、該渦巻き状の薄膜層の長手方向に沿って、直列に複数個のpnダイオードが形成され、前記半導体装置の耐圧をVB 、前記pnダイオードの降伏電圧をVz 、前記渦巻き状の薄膜層の中のpnダイオードを形成するpn接合で、逆阻止状態にあるpn接合の数をmとすると、VB <VZ ×mを満足し、該pnダイオードは渦巻き状の前記薄膜層に形成されるpn接合を一つ置きに金属膜で短絡した順直列接続のツェナーダイオードであることを特徴とする半導体装置。
- 半導体基板上に形成された絶縁膜上に、互いに離して形成された第1電極と第2電極とを有し、前記半導体基板が第1導電形であって、該半導体基板の表面層に第2導電形の第1領域と第2領域が離してそれぞれ形成され、前記第1領域と前記第2領域の間の前記半導体基板の表面層に、前記第1領域および第2領域から離して、第2導電形の第3領域が、前記第1領域を取り囲むようにリング状に形成され、前記第1領域と前記第1電極とが接続し、前記第2領域と前記第2電極とが接続される半導体装置において、両端がそれぞれ第1電極、第2電極に接続され、且つ、第1電極を取り囲む渦巻き状の薄膜層が、前記絶縁膜上に形成され、該渦巻き状の薄膜層の長手方向に沿って、直列に複数個のpnダイオードが形成され、前記半導体装置の耐圧をVB 、前記pnダイオードの降伏電圧をVz 、前記渦巻き状の薄膜層の中のpnダイオードを形成するpn接合で、逆阻止状態にあるpn接合の数をmとすると、VB <VZ ×mを満足し、該pnダイオードは渦巻き状の前記薄膜層に形成されるpn接合を一つ置きに金属膜で短絡した順直列接続のツェナーダイオードであることを特徴とする半導体装置。
- 前記薄膜層が、ポリシリコンで形成され、該ポリシリコンに第1導電形領域と第2導電形領域が交互に複数個形成され、前記第1導電形領域と前記第2導電形領域とでpnダイオードが形成され、前記第1導電形領域および前記第2導電形領域の不純物濃度が1×1018cm-3以上であることを特徴とする請求項1または2に記載の半導体装置。
- 前記絶縁膜の厚みを0.01μm以上で10μm以下とすることを特徴とする請求項1または2に記載の半導体装置。
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