TWI390706B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於半導體裝置，特別有關於具有高耐壓元件的半導體裝置，高耐壓元件用於使感應發動機等動作的驅動控制電路。
使感應發動機等的負載動作的驅動控制電路中，第1IGBT(隔離閘雙極電晶體)與第2IGBT串聯連接作為切換元件，第1IGBT與第2IGBT之間的連接點連接至負載。第1IGBT連接至高電壓，第2IGBT連接至接地電壓(電位)。第1IGBT與第2IGBT交互導通、斷開，在第1IGBT的導通狀態中，電流送入負載，在第2IGBT的導通狀態中，電流從負載引出。
為了交互導通、斷開第1IGBT與第2IGBT，第1IGBT的閘極連接至第1邏輯電路，第2IGBT的閘極連接至第2邏輯電路。第1邏輯電路中，以連接點的電位為基準，輸出用以導通、斷開第1IGBT閘極的信號。第2邏輯電路中，以接地電位為基準，輸出用以導通、斷開第2IGBT閘極的信號。
為了在高電壓電位與接地電位之間變動連接點的電位，第1邏輯電路特別連接至利用場效電晶體特性的既定的準位移位電路。此準位移位電路中，場效電晶體的汲極連接至第1邏輯電路中設置的感應電阻。又，此汲極連接至多晶矽電阻。藉由檢測流過多晶矽電阻的電流，檢測出汲極電壓。
根據檢測出的汲極電壓，為了使汲極電流為大致固定的值，對場效電晶體的閘極施加既定的電壓。場效電晶體導通時，感應電阻中流過固定的汲極電流。因此，即使連接點的電位變動，連接至汲極的感應電阻的兩端產生固定的電位差，此電位差作為脈衝電位，第1IGBT的閘極將會導通、斷開。
這種半導體裝置中，感應電阻與第1邏輯電路等，在半導體基板中形成高耐壓電位島。高耐壓電位島中，圍繞施加高電位的第1邏輯電路等，形成第1RESURF(降低表面電場)分離區域，而對於周邊區域，第1RESURF分離區域中保持內圈側部分的高電位。
又，場效電晶體及多晶矽電阻在鄰接高耐壓電位島的高耐壓LDMOS(橫向擴散金屬氧化半導體)區域中形成。高耐壓LDMOS區域中，形成第2RESURF區域，圍繞連接感應電阻並施加高電位的汲極電極。多晶矽電阻在第2RESURF區域上從高電位(汲極)側開始形成螺旋狀。
然後，檢測流過多晶矽電阻的電流的電路、在閘極施加既定電壓的閘極驅動電路等，在配置於高耐壓電位島及高耐壓LDMOS區域的周邊的第2邏輯電路區域中形成。檢測流過多晶矽電阻的電流的電路，連接至多晶矽電阻的低電位側。閘極驅動電路連接至場效電晶體的閘極。又，揭示上述半導體裝置的文獻之一係特開平09-283716號公報。
上述的半導體裝置中，形成高耐壓電位島的第1邏輯電路中，為了測出感應電阻的兩端產生的電位差作為邏輯信號，高耐壓電位島的電位對汲極電極的電位，必須保持著至少此邏輯信號部分的電位差。因此，高耐壓電位島與高耐壓LDMOS區域在半導體基板中個別形成。
又，電氣分離施加約600V左右的電壓的高耐壓電位島與周邊區域(低電位區域)的第1RESURF區域中，要求約100微米以上的分離距離(寬度)。又，高耐壓LDMOS區域中，也必須有第2RESURF區域，電氣分離高耐壓LDMOS區域與周邊區域。
本發明提出對如此的半導體裝置的改善案，其目的在於提供削減半導體基板中形成電路區域的占有面積，而達成小型化的半導體裝置。
根據本發明的半導體裝置，包括第1邏輯電路區域、環狀區域、分離區域以及第2邏輯電路區域。第1邏輯電路區域，在第1導電型的半導體基板的主表面上形成，包含以第1驅動電壓驅動並控制既定的切換元件動作的第1邏輯電路以及第1電阻，並施加第1電壓作為偏壓。環狀區域從周方向圍繞第1邏輯電路區域，在半導體基板的主表面上形成環狀，包含分別電氣連接第1電阻的場效電晶體及第2電阻。分離區域在第1邏輯電路區域與環狀區域之間形成，電氣分離第1邏輯電路區域與環狀區域。第2邏輯電路區域，在位於環狀區域外側的半導體基板的主表面上形成，包含分別電氣連接場效電晶體及第2電阻並以第2驅動電壓驅動的第2邏輯電路，並施加比第1電壓低的第2電壓作為偏壓。
然後，第1邏輯電路在場效電晶體導通後，根據流過第1電阻的汲極電流所產生的既定電位差控制切換元件的動作。第2邏輯電路，藉由檢測流過第2電阻的電流，為了流過固定的電流作為汲極電流，求出應施加至場效電晶體的閘極的閘極電壓，施加此閘極電壓至閘極。環狀區域，對於第2邏輯電路區域，電氣分離施加第1電壓的場效電晶體的汲極。分離區域，對於施加第1電壓的場效電晶體的汲極，至少電氣分離上述第1邏輯電路區域的上述第1驅動電壓部分。
根據本發明的半導體裝置，包含控制既定的切換元件動作的第1邏輯電路及第1電阻，從周方向圍繞施加第1電壓作為偏壓的第1邏輯電路區域，分離區域介於其間，形成包含分別電氣連接第1電阻的場效電晶體及第2電阻的環狀區域，然後，此環狀區域的外側，包含分別電氣連接場效電晶體及第2電阻的第2邏輯電路，形成施加比第1電壓低的第2電壓作為偏壓的第2邏輯電路區域。
因此，包含第1邏輯電路及第1電阻且施加第1電壓作為偏壓的第1邏輯電路區域，以及分別電氣連接第1電阻的場效電晶體及第2電阻的區域，相較於個別形成的情況，施加第1電壓作為偏壓的第1邏輯電路區域，對施加第2電壓作為偏壓的第2邏輯電路區域，用以電氣分離的區域變得不需要。結果，削減半導體裝置的占有面積，可以達到小型化。
本發明的上述及其他目的、特徵、形態及優點，與附加的圖面相連並理解有關本發明以下詳細的說明，會更變得清楚。
 [第一實施例]
首先，說明本半導體裝置適用的控制驅動電路的一範例。如第1圖所示，第1IGBT61與第2IGBT62串聯連接作為切換元件，第1IGBT61與第2IGBT62間的連接點E連接至感應發動機等的負載57。第1IGBT61的集極連接至高電壓，第2IGBT62的射極連接至接地電壓(電位)。第1IGBT61與第2IGBT62交互導通、斷開，在第1IGBT61導通的狀態中，電流送入負載57，在第2IGBT62導通的狀態中，電流從負載引出。
為了交互導通、斷開第1IGBT61與第2IGBT62，第1IGBT61的閘極連接至第1邏輯電路26(高壓側電路52)，第2IGBT的閘極連接至低壓側電路53。高壓側電路52中，以連接點E的電位為基準，輸出用以導通、斷開第1IGBT61的閘極的信號。低壓側電路53中，以接地電位為基準，輸出用以導通、斷開第2IGBT62的閘極的信號。
為了在高電位(例如600V)與接地電位之間變動連接點E的電位，高壓側電路52特別連接至利用場效電晶體的汲極電壓與汲極電流間關係的既定的準位移位電路。準位移位電路中，場效電晶體T的汲極D連接至與高壓側電路52相連的感應電阻9。又，此汲極D連接至多晶矽電阻4。
經由檢測流過多晶矽電阻4的電流，檢測出汲極電壓。於是，根據檢測出的汲極電壓，為了使汲極電流為大致固定的值，場效電晶體T的閘極施加既定的電壓。
更具體地說明有關於此。場效電晶體的汲極電壓與汲極電流之間的一般關係、以及流過多晶矽電阻的電流與汲極電壓之間的關係顯示於第2圖。如第2圖所示，曲線圖A~D顯示場效電晶體的汲極電壓與汲極電流間關係的閘極電壓依存性。其中，曲線B~D分別顯示閘極電壓Vg例如為9v、12v、15v時的關係。又，曲線E顯示流過多晶矽電阻的電流與汲極電壓之間的關係。
在此，所希望的動作電流(汲極電流)為I。於是，首先，根據曲線E，經由檢測流過多晶矽電阻的電流，求出汲極電壓。其次，對於此汲極電壓，為了得到所希望的汲極電流I，求出對閘極應施加的電壓。
汲極電壓在較高範圍(飽和區域)時，對閘極應施加的閘極電壓Vg為大致相同的值。另一方面，汲極電壓在較低範圍(線形區域)時，要得到所希望的汲極電流I，必須對閘極施加更高的電壓。於是，為了得到所希望的汲極電流I，求出對閘極應施加的既定閘極電壓。
施加求出的既定電壓至閘極，場效電晶體T導通時，由於固定電流從汲極D流向源極，此電流流入感應電阻9。於是，連接點E的電位即使變動，連接至汲極D的感應電阻9的兩端產生一定的電位差，此電位差作為脈衝電位，可以導通斷開第1IGBT61的閘極。
其次，具體說明本半導體裝置的平面構造。如第3圖所示，半導體基板1中，首先，形成感應電阻9與第1邏輯電路26(高壓側電路52)等形成的高電位邏輯區域25。圍繞此高電位邏輯區域25的周圍，分離區域30介於其間，形成環狀的RESURF區域24。高電位邏輯區域25中，根據此分離區域30，在RESURF區域24中，對於施加至內圈側(汲極)的既定的高電位(例如600V)，至少電氣分離用以驅動第1邏輯電路26所必須的驅動電壓(例如15V)部分。
又，RESURF區域24的外側，形成第2邏輯電路區域(周邊區域)，施加對接地電位用以驅動第2邏輯電路22所必須的驅動電壓準位。以RESURF區域24，電氣分離RESURF區域24中位於內圈側(汲極)並施加高電位的區域、及RESURF區域24的外側的周邊區域。
RESURF區域24中，位於內圈側的部分，場效電晶體T的汲極電極12沿著內圈形成。位於外圈側的部分，源極電極10沿著外圈形成。又，RESURF區域24中，連接至感應電阻9的多晶矽電阻4，從內圈側往外圈側形成螺旋狀。
第2邏輯電路22連接至形成螺旋狀的多晶矽電阻4的外圈端(低壓側)，檢測流過多晶矽電阻4的電流的電阻電流檢測電路54形成。又，連接至場效電晶體T的源極，並檢測源極電流的源極電流檢測電路56形成。又，根據電阻電流檢測電路54檢測出的電流所求得的汲極電壓比既定的汲極電壓高時，或是，源極電流檢測電路所檢測出的源極電流比既定的源極電流高時，形成閘極斷開的閘極驅動電路55。
其次，說明半導體裝置的剖面構造。如第4圖所示，P型半導體基板1中的RESURF區域24中，從表面直到既定的深度，形成N型擴散區域2。高電位邏輯區域25中，從表面直到既定的深度，形成N型擴散區域31。半導體基板1的P型區域部分位於N型擴散區域2與N型擴散區域31之間，此P型區域部分形成分離區域30。
施加高電位的N型擴散區域31中，從表面直到既定的深度，形成N+ 型擴散區域33、以及P+ 型擴散區域32。P+ 型擴散區域32形成擴散電阻(感應電阻9)。高電位島電極35的一端連接至P+ 型擴散區域32。另一端連接至N+ 型擴散區域33。
N型擴散區域2中N型擴散區域31的位置側(內圈部分)，與P+ 型擴散區域32電氣連接的汲極電極12，經由N+ 型擴散區域7電氣連接至N型擴散區域2。另一方面，N型擴散區域2中N型擴散區域31位置側的相反側(外圈部分)，形成場效電晶體的閘極電極11與源極電極10。
閘極電極11與汲極電極12之間，形成場氧化膜5，在此場氧化膜5上，形成多晶矽電阻4。位於多晶矽電阻4的汲極電極12側的端部，連接至高電位側電極14，而位於閘極電極11側的端部，形成低電位電極13。
源極電極10電氣連接至分別從N型擴散區域2表面到既定深度形成的P型擴散區域8與N+ 型擴散區域7。閘極電極11電氣連接至閘極多晶矽膜15，此閘極多晶矽膜15，在P型擴散區域8及N型擴散區域2的表面上有閘極氧化膜20介於其間而形成。又，N型擴散區域2的側方，形成P型半導體層3。
形成高電位邏輯區域25的N型擴散區域31中，除了形成擴散電阻的P+ 型擴散區域32，還形成互補型的場效電晶體。如第5圖所示，N型擴散區域31的表面，構成源極/汲極的1對P+ 型擴散區域40互相隔著間隔而形成。1對P+ 型擴散區域40所夾的N型擴散區域31的表面上，閘極氧化膜20介於其間而形成閘極多晶矽膜45。
又，從N型擴散區域31表面直到既定的深度形成P型擴散區域34。P型擴散區域34的表面上，構成源極/汲極的1對N+ 型擴散區域41互相隔著間隔而形成。1對N+ 型擴散區域41所夾的P型擴散區域34的表面上，閘極氧化膜20介於其間而形成閘極多晶矽膜45。
1對P+ 型擴散區域40中的一方連接至p通道MOS源極電極42。1對P+ 型擴散區域40中的另一方、以及1對N+ 型擴散區域41中的一方連接至n通道/p通道MOS汲極電極43。1對N+ 型擴散區域41中的另一方連接至n通道MOS源極電極44。
上述的半導體裝置中，施加高電壓至高電位島電極35時，位於RESURF區域24的N型擴散區域2，對P型半導體基板1，偏壓至既定的高電位(例如600V)。於是，位於高電位邏輯區域25的N型擴散區域31，對P型半導體基板1，偏壓至此高電位再加上驅動邏輯電路的驅動電壓(例如15V)的電位(例如615V)。
此時，如第6圖所示，由於箝止效果，分離區域30中，促進空乏層的形成，分離區域30的正下方的空乏層端81變得較平滑。因此，N型擴散區域2與N型擴散區域31相對的角部分不產生電場集中，不會降低耐壓。
在此，分離區域30的寬度D由以下的公式求出，假設真空的介電常數為ε0 、矽的相對介電常數為εSi 、用以驅動邏輯的電壓為VL 、電子的電荷量為q、P型半導體基板的不純物濃度為NP 。
D=((2．ε0 ．εSi ．VL )/(q．NP )0.5
於是，本半導體裝置中，圍繞感應電阻9及第1邏輯電路26(高壓側電路52)等形成的高電位邏輯區域25的周圍，分離區域30介於其間，配置環狀的RESURF區域24，此RESURF區域中，形成螺旋狀的多晶矽電阻與場效電晶體。
因此，可以達到削減電路區域的佔有面積，達到半導體裝置的小型化。有關於此，顯示比較例來說明。
如第7及8圖所示，根據比較例的半導體裝置中，感應電阻與第1邏輯電路126等，在半導體基板101中形成 高耐壓電位島127。高耐壓電位島127中，圍繞施加高電位的第1邏輯電路126等形成的高電位邏輯區域125，形成第1RESURF區域124a。對於周邊區域，第1RESURF區域124a內的高電位由第1RESURF區域124a、第1RESURF區域124a的場氧化膜105上形成的閘極多晶矽場平面128、以及鋁場平面129所維持。
又，如第7及9圖所示，場效電晶體TT及多晶矽電阻104在鄰接高耐壓電位島127的高耐壓LDMOS區域121中形成。高耐壓LDMOS區域121中，形成N型擴散區域102構成的第2RESURF區域124b，圍繞與感應電阻連接並施加高電位的汲極電極112。
在N型擴散區域102的內側部分，與第1邏輯電路126電氣連接的汲極電極112，經由N+ 擴散區域107電氣連接至N型擴散區域102。另一方面，在N型擴散區域102的外側部分，形成場效電晶體的閘極電極111與源極電極110。
閘極電極111與汲極電極112之間，形成場氧化膜105，在此場氧化膜105上，形成多晶矽電阻104。多晶矽電阻104位於汲極電極112側的端部連接至高電位側電極114，位於閘極電極111側的端部形成低電位側電極113。
源極電極110電氣連接至分別從N型擴散區域102的表面往既定深度形成的P型擴散區域108及N+ 擴散區域107。閘極電極111電氣連接至閘極多晶矽膜115，此閘極多晶矽膜115在P型擴散區域108及N型擴散區域102的 表面上有閘極氧化膜120介於其間而形成。又，在N型擴散區域102的側方，形成P型半導體層103。對於周邊區域，施加高電位的汲極電極112的電位，由第2RESURF區域124b維持。
於是，檢測流過多晶矽電阻104的電流的電路、對閘極施加既定的電壓的閘極驅動電路等，由配置於高耐壓電位島127及高耐壓LDMOS區域121周邊的第2邏輯電路122形成。檢測流過多晶矽電阻104的電流的電路，連接至多晶矽電阻104的低電位側。閘極驅動電路連接至場效電晶體的閘極。
於是，根據比較例的半導體中，高耐壓電位島127及高耐壓LDMOS區域121，在半導體基板中個別形成。這是根據以下的理由。
高耐壓電位島127及高耐壓LDMOS區域121不個別形成，高耐壓電位島127的N型擴散區域102與高耐壓LDMOS區域121的N型擴散區域102連接時，高耐壓電位島127中形成的互補型場效電晶體中，經由p通道場效電晶體的源極，竟然施加驅動電壓至N型擴散區域102。
於是，高耐壓LDMOS區域121的場效電晶體即使導通，汲極電流也不流過感應電阻，將會經由N型擴散區域102直接流至高電位島電極。因此，感應電阻的兩端不產生電位差，變成不會產生用於導通斷開IGBT的閘極的既定脈衝電位。因此，高耐壓電位島127及高耐壓LDMOS區域121互相個別形成。
為了互相個別形成高耐壓電位島127與高耐壓LDMOS區域121，高耐壓電位島127中第1RESURF區域124a是必需的，而高耐壓LDMOS區域121中第2RESURF區域124b是必需的。
相對於此，本半導體裝置中，圍繞感應電阻9與第1邏輯電路26(高壓側電路52)等形成的高電位邏輯區域25的周圍，分離區域30介於其間，配置環狀的RESURF區域24，在此RESURF區域24中，形成螺旋狀的多晶矽電阻與場效電晶體。
換言之，半導體裝置中，對於施加接地電位準位的低電位(例如0~15V)的半導體基板1的區域，施加高電位(例如600V)的汲極電極12的位置區域由RESURF區域24電氣分離，還有對於施加此高電位的汲極電極12的位置區域，只有驅動邏輯的驅動電壓部分以分離區域30電氣分離，形成更高電位(例如615V)的高電位邏輯區域25。
因此，比較例中高耐壓電位島127必需的第1RESURF區域124a變成不需要，半導體基板中，可以削減形成電路區域的佔有面積。結果，可以達到半導體裝置的小型化。
又，上述的半導體裝置中，相較於比較例的半導體裝置的第2RESURF區域124b，多晶矽電阻與閘極電極形成的RESURF區域24的周長變更長。因此，場效電晶體T的閘極長(周邊長)變長，可以提高場效電晶體T的驅動能力。
又，由於形成螺旋狀的多晶矽電阻繞圈的長度變更長，電阻值成為百萬級，可以抑制漏電流。又，多晶矽電 阻繞圈的距離範圍變廣，也可以提高設計的自由度。
[第二實施例]
在此，說明有關具有埋入擴散區域的半導體裝置。如第10圖所示，P型半導體基板1的表面上，形成P型磊晶生長層39。高電位邏輯區域25中，P型半導體基板1的P型區域部分與N型擴散區域31之間形成N+ 型埋入擴散區域37。又，RESURF區域24中，P型半導體基板1的P型區域部分與N型擴散區域2之間，位於汲極電極12正下方的部分形成N+ 型埋入擴散區域37。又，除此以外的結構，由於與第4圖所示的結構相同，相同的部材附與相同的符號，省略此說明。
此半導體裝置中，除了可以削減上述電路的佔有面積，再加上得到以下的效果。即，可以抑制P型半導體基板1、N型擴散區域31、以及從N型擴散區域31的表面直到既定深度形成的P+ 型擴散區域32所形成的寄生PNP電晶體的動作。
一般使用電流增幅hFE，作為雙極電晶體動作的指標。在此，假設基極層的不純物濃物為NB 、基極層的寬度為WB 、射極層的不純物濃度為NE 時，電流增幅率有如下的比例關係。
上述半導體裝置中，P型半導體基板1的P型區域部分與N型擴散區域31之間形成N+ 型埋入擴散區域37。此N+ 型埋入擴散區域37的不純物濃度為1019 cm-3 左右。因 此，基極層的不純物濃物NB 值與基極層的寬度WB 值變得比不形成N+ 型埋入擴散區域37時的值大。結果，抑制寄生PNP電晶體的動作，可以防止電路的誤動作、閂鎖產生的半導體裝置破壞。
又，N+ 型埋入擴散區域37經由例如在P型半導體基板1的表面導入形成N+ 型埋入擴散區域的n型不純物，並在其表面上形成P型磊晶生長層，之後使導入的n型不純物熱擴散而形成。
[第三實施例]
在此，說明應用P型擴散區域作為分離區域的半導體裝置。如第11圖所示，P型半導體基板1的表面上形成P型磊晶生長層39。位於RESURF區域24與高電位邏輯區域25之間的P型磊晶生長層39的部分表面開始直到既定的深度形成電氣浮遊的P型擴散區域36。又，有關除此以外的結構，由於與第10圖所示結構相同，同一部材附與同一符號，並省略說明。
此半導體裝置中，除了已說明可以削減的電路佔有面積，再加上得到以下的效果。首先，由於RESURF區域24與高電位邏輯區域25之間形成浮遊電位的P型擴散區域36，此區域中將會形成寄生的高電阻J-FET(接面-場效電晶體)區域。因此，位於RESURF區域24的P型磊晶生長層39的部分以及位於高電位邏輯區域25的P型磊晶生長層39的部分之間可以阻止電流流過。
說明有關於此。如第12圖所示，施加高電壓至高電位 島電極35時，P型半導體基板41與N型半導體層39間的界面、P型半導體基板1與N+ 型埋入擴散區域37間的界面開始擴大空乏層。雖然P型擴散區域36為浮遊電位，但當從上述界面開始延伸的空乏層到達時，P型擴散區域36由於穿透效果，偏壓至空乏層到達時的電位。
因此，位於P型擴散區域36的正下方的N型磊晶生長層39的部分(區域A)中，形成寄生的J-FET構造，此區域A的電阻71成為很高的電阻。如第13圖所示，電阻71成為與感應電阻9並聯連接狀態。因此，場效電晶體的汲極電流大多數將不流至區域A，而會從汲極電極12經由P+ 型擴散區域32流入高電位島電極35。結果，作為感應電阻的P+ 型擴散區域32中產生一定的電位差。以此電位差為脈衝電位，可以導通斷開第1IGBT61(參照第1圖)的閘極。
[第四實施例]
在此，說明應用溝渠分離構造作為分離區域的半導體裝置的一範例。如第14圖所示，P型半導體基板1的表面上形成P型磊晶生長層39。位於RESURF區域24與高電位邏輯區域25之間的P型磊晶生長層39的部分，從P型磊晶生長層39的表面到P型半導體基板1的區域形成溝渠分離部38。又，有關除此以外的結構，由於與第11圖所示結構相同，同一部材附與同一符號，並省略說明。
此半導體裝置中，除了已說明可以削減的電路佔有面積，再加上得到以下的效果。本半導體裝置中，位於RESURF區域24與高電位邏輯區域25之間的P型磊晶生長層39的 部分，從P型磊晶生長層39的表面到P型半導體基板1的區域形成溝渠分離部38。
因此，位於RESURF區域24的P型磊晶生長層39的部分以及位於高電位邏輯區域25的P型磊晶生長層39的部分將會大致完全電氣分離。結果，汲極電流從汲極電極12經由P+ 型擴散區域32流至高電位島電極35，作為感應電阻的P+ 型擴散區域32中可以產生一定的電位差作為脈衝電位。
又，由於形成溝渠分離部38，必須電氣分離的區域(面積)可以在必要的最下限，可以更有助於半導體裝置的小型化。
又，上述半導體裝置中，舉例說明作為溝渠分離部的2個溝渠分離部，但作為溝渠分離部的數量並不限於此。
[第五實施例]
在此，說明有關應用溝渠分離構造作為分離區域的半導體裝置的其他範例。如第15圖所示，位於RESURF區域24的N型擴散區域2中，在高電位邏輯區域25側的端部，形成溝渠分離部38，而位於高電位邏輯區域25的N型擴散區域31中，RESURF區域24側的端部，形成溝渠分離部38。又，有關除此之外的結構，由於與第4圖所示的結構相同，同一部材附與同一符號，並省略說明。
此半導體裝置中，除了已說明可以削減的電路佔有面積，再加上得到以下的效果。本半導體裝置中，溝渠分離部38在N型擴散區域2和N型擴散區域31形成之前形成。因此，N型擴散區域2和N型擴散區域31形成之後，可以藉由溝渠分離部38阻止N型擴散區域2中的n型不純物往N型擴散區域31擴散的同時，可以藉由溝渠分離部38阻止N型擴散區域31中的n型不純物往N型擴散區域2擴散。結果，必須電氣分離的區域(面積)可以在必要的最下限，可以更有助於半導體裝置的小型化。
[第六實施例]
在此，RESURF區域中，說明有關具有電氣浮遊的場平面的半導體裝置的一範例。施加600V左右的高電位的半導體裝置中，必須有約100微米以上作為RESURF區域的距離(寬度)。又，半導體基板的表面以鑄模樹脂封住作為半導體裝置。從此鑄模樹脂有荷電離子(不純物離子)遊離。於是，RESURF區域受到此荷電離子的影響而變得電位不安定，假設有多晶矽電阻的電阻值變化。
對於第一實施例等說明的半導體裝置的多晶矽電阻，為了降低消耗功率，要求數十MΩ(百萬歐姆)的高電阻值。因此，多晶矽電阻的形成使多晶矽中所含的不純物的量必然在數ppm(百萬分之一)以下。另一方面，根據遊離的荷電離子的種類、密度(總電荷量)，考慮半導體的條帶構造特有的現象的反轉層或累積層。於是，根據此條帶構造的變化，多晶矽電阻的電阻值改變，假設引起誤動作。
本半導體裝置係迴避上述假設的不良情況，如第16及17圖所示，位於RESURF區域24的層間氧化膜6的表面上，形成電氣浮遊的場平面28。特別是，此半導體裝置中，環狀的RESURF區域的徑方向形成3個場平面28，各個場平面28分別連續在環狀的RESURF區域24的周方向上形成作為場平面28。又，有關除此以外的結構，由於與第4圖所示結構相同，同一部材附與同一符號，並省略說明。
此半導體裝置中，除了已說明可以削減的電路佔有面積，再加上得到以下的效果。此半導體裝置中，場平面28配置為在接地電位與高電壓電極之間電容耦合。藉此，抑制從鑄模樹脂(未圖示)遊離的荷電離子對RESURF區域24的影響，多晶矽電阻4的電阻值穩定。結果，可以防範半導體裝置的誤動作於未然。
又，上述的半導體裝置中，雖然舉例3個場平面28作為場平面，但場平面的數量不限於此。
[第七實施例]
在此，RESURF區域中，說明有關具有電氣浮遊的場平面的半導體裝置的其他範例。多晶矽電阻4從汲極電極12側的高電位區域到源極電極側的低電位區域連續形成螺旋狀，多晶矽電阻4中各部的電位根據歐姆法則連續變化。
因此，與場平面28平面重疊的多晶矽電阻4的部分電位，根據其位置而不同，場平面28的浮遊電位變得不安定，假設影響到多晶矽電阻4的電阻值。因為，場平面28的電位由與位於其正下方的多晶矽電阻4的電容耦合決定電位時，由於場平面28係導電體，連續形成的環狀場平面28的電位將成為相同的電位。
特別是，位於最外圈的場平面28以及與此場平面28平面重疊的多晶矽電阻4的部分，比位於內圈的其他場平面28以及多晶矽電阻4的部分，由於周長變長，多晶矽電阻4的電位差也變更大。
假設1圈的長度為L，每單位長的電阻為RL ，流過多晶矽電阻的電流為Ir 時，以下式求出多晶矽電阻的電位差△V。
△V=L‧RL ‧Ir
半導體裝置中，如第18圖所示，環狀的RESURF區域24的周方向上斷續地形成場平面28，此周方向斷續的場平面28在環狀的RESURF區域24的徑方向形成3組。即，此場平面28，在前述第16圖所示的場平面28中的周方向的適當位置形成狹長構造。又，有關除此以外的結構，由於與第16圖所示結構相同，同一部材附與同一符號，並省略說明。
此半導體裝置中，除了已說明可以削減的電路佔有面積，再加上得到以下的效果。本半導體裝置中，場平面28在環狀的RESURF區域24的周方向上斷續地形成。因此，可以與連續電位變化的多晶矽電阻4確實電容耦合。結果，可以防範半導體裝置的誤動作於未然。
又，關於第六、七實施例中說明的場平面，係以應用於第一實施例中說明的半導體裝置的情況舉例說明，但也可以應用於第二、三、四、五實施例中說明的半導體裝置，在這些情況中也可以防範半導體裝置的誤動作於未然。
雖然詳細說明顯示此發明，但只用於例示，並非限定，根據附加的申請專利範圍來解釋會清楚理解發明範圍。
1．．．P型半導體基板
2．．．N型擴散區域
3．．．P型半導體層
4．．．多晶矽電阻
5．．．場氧化膜
6．．．層間氧化膜
7．．．N+ 型擴散區域
8．．．P型擴散區域
9．．．感應電阻
10．．．源極電極
11．．．閘極電極
12．．．汲極電極
13．．．低電位電極
14．．．高電位側電極
15．．．閘極多晶矽膜
20．．．閘極氧化膜
22．．．第2邏輯電路
24．．．RESURF區域
25．．．高電位邏輯區域
26．．．第1邏輯電路
28．．．場平面
30．．．分離區域、感應電阻
31．．．N型擴散區域
32．．．P+ 型擴散區域
33．．．N+ 型擴散區域
34．．．P型擴散區域
35．．．高電位島電極
36．．．P型擴散區域
37．．．N+ 型埋入擴散區域
38．．．溝渠分離部
39．．．P型磊晶生長層
39．．．N型半導體層
40．．．P+ 型擴散區域
41‧‧‧N+ 型擴散區域
42‧‧‧p通道MOS源極電極
43‧‧‧n通道/p通道MOS汲極電極
44‧‧‧n通道MOS源極電極
45‧‧‧閘極多晶矽膜
52‧‧‧高壓側電路
53‧‧‧低壓側電路
54‧‧‧電阻電流檢測電路
55‧‧‧閘極驅動電路
56‧‧‧源極電流檢測電路
57‧‧‧負載
61‧‧‧第1IGBT
62‧‧‧第2IGBT
81‧‧‧空乏層端
101‧‧‧半導體基板
102‧‧‧N型擴散區域
103‧‧‧P型半導體層
104‧‧‧多晶矽電阻
105‧‧‧高電位島電極
105‧‧‧場氧化膜
107‧‧‧N+ 擴散區域
108‧‧‧P型擴散區域
110‧‧‧源極電極
111‧‧‧閘極電極
112‧‧‧汲極電極
113‧‧‧低電位側電極
114‧‧‧高電位側電極
115‧‧‧閘極多晶矽膜
120‧‧‧閘極氧化膜
121‧‧‧高耐壓LDMOS區域
122‧‧‧第2邏輯電路
124a‧‧‧第1RESURF區域
124b‧‧‧第2RESURF區域
125‧‧‧高電位邏輯區域
126‧‧‧第1邏輯電路
127‧‧‧高耐壓電位島
128‧‧‧閘極多晶矽場平面
129‧‧‧鋁場平面
D‧‧‧汲極
E‧‧‧連接點
I‧‧‧汲極電流
T‧‧‧場效電晶體
TT‧‧‧場效電晶體
[第1圖]係顯示根據本發明的各實施例的半導體裝置的等效電路的電路圖；
[第2圖]係各實施例中，用以說明半導體裝置動作，流過場效電晶體的汲極電壓與汲極電流的閘極電壓的依存性顯示圖表；
[第3圖]係根據本發明的第一實施例的半導體裝置的平面圖；
[第4圖]係同實施例中，第3圖中所示剖面線IV-IV的剖面圖；
[第5圖]係同實施例中，互補型MOS電晶體形成區域的部分剖面圖；
[第6圖]係同實施例中，顯示空乏層擴散方式的剖面圖；
[第7圖]係根據比較例的半導體裝置的平面圖；
[第8圖]係第7圖所示的剖面線VIII-VIII的剖面圖；
[第9圖]係第7圖所示的剖面線IX-IX的剖面圖；
[第10圖]係根據本發明第二實施例的半導體裝置的剖面圖；
[第11圖]係根據本發明第三實施例的半導體裝置的剖面圖；
[第12圖]係同實施例中，用以說明半導體裝置動作的部分剖面圖；
[第13圖]係同實施例中，顯示用以說明半導體裝置動作的寄生電阻位置的電路圖；
[第14圖]係根據本發明第四實施例的半導體裝置的剖面圖；
[第15圖]係根據本發明第五實施例的半導體裝置的剖面圖；
[第16圖]係根據本發明第六實施例的半導體裝置的部分平面圖；
[第17圖]係同實施例中，第16圖中所示剖面線XVII-XVII的剖面圖；以及
[第18圖]係根據本發明第七實施例的半導體裝置的部分平面圖。
1．．．P型半導體基板
4．．．多晶矽電阻
9．．．感應電阻
10．．．源極電極
11．．．閘極電極
12．．．汲極電極
22．．．第2邏輯電路
24．．．RESURF區域
25．．．高電位邏輯區域
26．．．第1邏輯電路
以及
30．．．分離區域

Claims (8)

  1. 一種半導體裝置，包括：第1邏輯電路區域，在第1導電型的半導體基板主表面上形成，包含以第1驅動電壓驅動並控制既定的切換元件動作的第1邏輯電路以及第1電阻，並施加第1電壓作為偏壓；環狀區域，從周方向圍繞上述第1邏輯電路區域，在上述半導體基板的主表面上形成環狀，包含分別電氣連接上述第1電阻的場效電晶體及第2電阻；分離區域，在上述第1邏輯電路區域與上述環狀區域之間形成，電氣分離上述第1邏輯電路區域與上述環狀區域；以及第2邏輯電路區域，在位於上述環狀區域外側的上述半導體基板的主表面上形成，包含分別電氣連接上述場效電晶體及上述第2電阻並以第2驅動電壓驅動的第2邏輯電路，並施加比第1電壓低的第2電壓作為偏壓；其中，上述第1邏輯電路，在上述場效電晶體導通後，根據流過上述第1電阻的汲極電流所產生的既定電位差，控制上述切換元件的動作；上述第2邏輯電路，藉由檢測流過上述第2電阻的電流，為了流過固定的電流作為上述汲極電流，求出應施加至上述場效電晶體的閘極的閘極電壓，施加上述閘極電壓至上述閘極；上述環狀區域，對於上述第2邏輯電路區域，電氣分離施加上述第1電壓的上述場效電晶體的汲極；以及上述分離區域，對於施加上述第1電壓的上述場效電晶體的汲極，至少電氣分離上述第1邏輯電路區域的上述第1驅動電壓部分。
  2. 如申請專利範圍第1項所述的半導體裝置，其中上述第1邏輯電路區域包含從上述半導體基板的主表面直到既定的深度形成的第2導電型的第1不純物區域；上述環狀區域包含從上述半導體基板的主表面直到既定的深度形成的第2導電型的第2不純物區域；以及上述分離區域由上述第1不純物區域與上述第2不純物區域所夾住的上述半導體基板的第1導電型區域的部分形成。
  3. 如申請專利範圍第2項所述的半導體裝置，其中上述第1邏輯電路區域，包括：第1導電型的第3不純物區域，從上述第1不純物區域的表面形成直到既定的深度，作為上述第1電阻；以及第2導電型的第4不純物區域，在上述第3不純物區域的正下方隔開間隔而形成，且具有比上述第1不純物區域的不純物濃度更高的不純物濃度。
  4. 如申請專利範圍第2項所述的半導體裝置，其中上述分離區域包括：第1溝渠分離部，隔開由上述第1不純物區域與上述第2不純物區域所夾住的上述半導體基板的第1導電型區域的部分以及上述第1不純物區域而形成；以及第2溝渠分離部，隔開上述第1導電型區域的部分及上述第2不純物區域而形成。
  5. 如申請專利範圍第1項所述的半導體裝置，其中包含在上述半導體基板的主表面上形成且既定厚度的第2導電型的第1半導體層；上述第1邏輯電路區域及上述環狀區域在上述第1半導體層上形成；以及上述分離區域包含第1導電型的第1不純物區域，上述第1導電型的第1不純物區域形成於在位於上述第1邏輯電路區域的上述第1半導體層的部分、以及位於上述環狀區域的上述第1半導體層的部分之間位置的上述第1半導體層部分的表面開始直到既定深度。
  6. 如申請專利範圍第1項所述的半導體裝置，其中包含在上述半導體基板的主表面上形成且既定厚度的第2導電型的第1半導體層；上述第1邏輯電路區域及上述環狀區域在上述第1半導體層上形成；以及上述分離區域包含溝渠分離部，上述溝渠分離部形成於在位於上述第1邏輯電路區域的上述第1半導體層的部分、以及位於上述環狀區域的上述半導體層的部分之間位置的上述第1半導體層部分的表面開始直到上述半導體基板的上述第1導電型的區域。
  7. 如申請專利範圍第1項所述的半導體裝置，其中上述環狀區域包括：多晶矽電阻，從上述環狀區域的內側往外側形成螺旋狀，作為上述第2電阻；以及複數的環狀場平面，覆蓋上述多晶矽電阻，各沿著周方向形成。
  8. 如申請專利範圍第7項所述的半導體裝置，其中環狀的上述場平面，在周方向上斷續地形成。
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