TWI506762B - 半導體結構及其製造方法 - Google Patents

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TWI506762B TW102119133A TW102119133A TWI506762B TW I506762 B TWI506762 B TW I506762B TW 102119133 A TW102119133 A TW 102119133A TW 102119133 A TW102119133 A TW 102119133A TW I506762 B TWI506762 B TW I506762B
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Description

半導體結構及其製造方法
本發明係關於半導體結構，且更特定言之，係關於具有高電壓電阻的半導體結構。
高電壓積體電路(HVIC)可將低電壓控制信號轉變為適用於在高電壓應用中驅動電力開關的位準。HVIC亦可在具有高電壓電路及低電壓電路的單個晶片中將信號自較高電壓位準轉變為較低電壓位準，從而共用同一I/O襯墊。因此，必須仔細地管理電壓隔離以防止低電壓電路經受因高偏壓而導致的永久損壞。HVIC設計中之一者為將高電壓電阻整合於半導體結構中，以用於在高輸入電壓進入至低電壓電路中之前降低高輸入電壓之位準。多晶矽頻繁用於現有製造程序中，且適用於具體應用的電阻可藉由多晶矽電阻的摻雜濃度以及總長度與圖案來調諧。
在HVIC之I/O襯墊發生高衝擊性電壓之狀況下，多晶矽電阻本身可受高偏壓損壞，且低電壓電路也將由於缺乏偏壓縮減(stress reduction)而不可避免地受到影響。利用多晶矽電阻 之習知HVIC結構亦可包括固有電容，其將多晶矽電阻用作一個電極且將連接至接地的基板用作另一電極。內建式電容經設計以在高衝擊性電壓超過該電容之崩潰電壓時將高偏壓分流。在此狀況下，可保護多晶矽電阻免於高電壓燒毀。
為了允許將較高輸入電壓施加至HVIC，具有耐受較高崩潰電壓的電路為產業界所需，以便促進電壓隔離的功能。該電路應具有將高衝擊性電壓分流之結構且允許該結構耐受較高崩潰電壓。
本發明之目標為提供一種適用於具體高電壓應用的半導體結構，其中該半導體結構在該高偏壓損壞習知結構中之高電壓電阻之前將高衝擊性電壓分流，且允許該半導體結構耐受較高崩潰電壓。在該結構中設計了具有高崩潰電壓的包括電容以及二極體的保護路徑，以便達成該目標。本結構亦形成延伸的空乏區域，以降低易在具有非連續摻雜濃度區域處發生的高電場。本結構的空乏輔助層會增大空乏區寬度且延伸空間電荷所佔據的區域。在本發明中所呈現的半導體結構改變電場分佈，以使得在較高電壓下才會發生雪崩擊穿(avalanche breakdown)。
本發明的一個實施例為提供一種具有一高電壓區及一低電壓區之半導體結構，其包括：一基板，其為一第一導電類型，容納該高電壓區及該低電壓區；一電阻，其位於該基板上，連接該高電壓區及該低電壓區，其中該電阻經組態以降 低施加至該高電壓區之偏壓，且該電阻實質上駐留於該高電壓區中；一第一摻雜區域，其為一第一導電類型，位於該基板中，處於該高電壓區與該低電壓區之間；一第二摻雜區域，其為一第二導電類型，處於該基板與一絕緣層之間，其中該絕緣層置於該電阻與該第一摻雜區域之間。類似於上述實施例的另一實施例進一步包含：一第三摻雜區域，其為該第二導電類型，處於該絕緣層與該第一摻雜區域之間。
本發明之另一實施例為提供一種製造具有一高電壓區及一低電壓區之一半導體結構之方法，其中該方法包括以下步驟：提供一第一導電類型之一基板；藉由一第一植入而在該基板中形成一第二導電類型之一第二摻雜區域；藉由一第二植入而在該第二摻雜區域中形成一第一導電類型之一第一摻雜區域；在該基板上形成一絕緣層；在該絕緣層上形成一電阻，其中該電阻電連接該高電壓區及該低電壓區；及形成電連接至該電阻之一導體。形成一第一摻雜區域的該步驟界定該高電壓區及該低電壓區。
本發明之另一實施例為提供一種具有一高電壓區及一低電壓區之半導體結構，其包括：一基板，其為一第一導電類型；一摻雜區域，其為一第二導電類型，位於該基板中；一二極體裝置，其位於該摻雜區域中，其中該二極體裝置包含一第一導電類型之一第一端及一第二導電類型之一第二端；一絕緣層，其位於該基板上；一電阻，其位於該絕緣層上，電連接該高電壓區及該低電壓區之一高電壓輸入；及一電容，其包含連接至該電阻之一第三端及連接至該二極體裝置 之該第二端之一第四端。
10‧‧‧半導體結構
11‧‧‧高電壓區
12‧‧‧低電壓區
13A‧‧‧輸入襯墊
13B‧‧‧輸出襯墊
14‧‧‧電阻
15‧‧‧輔助層
20‧‧‧半導體結構
21‧‧‧高電壓區
22‧‧‧低電壓區
23A‧‧‧輸入襯墊
23B‧‧‧輸出襯墊
24‧‧‧電阻
25‧‧‧輔助層
30‧‧‧半導體結構
31‧‧‧高電壓區
32‧‧‧低電壓區
33A‧‧‧輸入襯墊
33B‧‧‧輸出襯墊
34‧‧‧電阻
35A‧‧‧輔助層
35B‧‧‧輔助層
200A‧‧‧結構
200B‧‧‧結構
200C‧‧‧結構
201‧‧‧P型基板/P型摻雜基板
202‧‧‧電阻
203A‧‧‧P型摻雜區域/P型摻雜層
203B‧‧‧N型摻雜區域/N型摻雜層
204‧‧‧N型井
205‧‧‧絕緣層
206‧‧‧P型井
206A‧‧‧歐姆觸點
206B‧‧‧歐姆觸點
207A‧‧‧輸入襯墊/觸點輸入
207B‧‧‧輸出襯墊/輸出觸點
208‧‧‧層間介電質
209‧‧‧鈍化層
210A‧‧‧空乏區域
210B‧‧‧空乏區域
210C‧‧‧空乏區域
211‧‧‧高電壓區
212‧‧‧低電壓區
700A‧‧‧輸入
700B‧‧‧輸出
701‧‧‧二極體裝置
702‧‧‧電容
703‧‧‧電阻
710‧‧‧保護區域
720‧‧‧路徑
730‧‧‧路徑
801‧‧‧P型基板
802‧‧‧N型井
803‧‧‧P型井803
803A‧‧‧歐姆觸點
804‧‧‧氮化矽
805‧‧‧光阻
805A‧‧‧窗口
806‧‧‧P型摻雜區域
807‧‧‧場氧化物
808‧‧‧電阻
809‧‧‧N型摻雜區域
810‧‧‧層間介電質(ILD)
811A‧‧‧金屬襯墊
811B‧‧‧金屬襯墊
811C‧‧‧金屬襯墊
812‧‧‧鈍化層
圖1描繪根據本發明之一個實施例的具有高電壓區及低電壓區之半導體結構的俯視圖，其中虛線表示該結構之內埋部分；圖2描繪根據本發明之一個實施例的沿著圖1所示的線AA'的橫截面圖；圖3描繪根據本發明之一個實施例的具有高電壓區及低電壓區之半導體結構的俯視圖，其中虛線表示該結構之內埋部分；圖4描繪根據本發明之另一實施例的沿著圖3所示的線BB'的橫截面圖；圖5描繪根據本發明之一個實施例的具有高電壓區及低電壓區之半導體結構的俯視圖，其中虛線表示該結構之內埋部分；圖6描繪根據本發明之另一實施例的沿著圖5所示的線CC'的橫截面圖；圖7描繪圖2、圖4及圖6所說明之半導體結構的等效電路；及圖8A至圖8J說明製造具有如圖4所說明之橫截面圖的半導體結構的方法的製造步驟。
以下所述的為本發明中所例述的實施例與所附圖示，以各種例示的方式針對本發明做更充分的闡述。所提出的各種例示應整體觀之而不應該斷章取義或以此對本發明所欲保護的範圍加以限縮，所揭露的內容是可供熟悉此領域的技藝人士完整了解。在說明書中所用的"或"字為一連接用語，可是為"和/或"。另外，冠詞"一"可視為單數或複數。"耦接"或"連接"一詞可代表元件間直接連接或間接地透過其他元件進行連接。
將根據附圖來描述本發明。
本發明之一個實施例提供圖1所描繪之結構。圖1所示為具有高電壓區11及低電壓區12之半導體結構10的俯視圖。虛線所示之說明表示內埋於半導體結構10之基板中的部分。輸入襯墊13A電連接至電阻14。在本實施例中，電阻14以曲折方式圖案化以獲得足夠電阻。電阻14之一個端電連接至輸入襯墊13A，且其另一端自高電壓區11延伸至低電壓區12，從而連接輸出襯墊13B。空乏輔助層15(下文稱為「輔助層」)為半導體結構10之基板中的內埋部分。輔助層15之位置將高電壓區11與低電壓區12分離。換言之，足以使低電壓區12之功能或結構完整性劣化的任何高電壓應力將由輔助層15保護。圖1之說明省略了半導體結構10之表面上的其他結構以便醒目提示內埋部分。
圖2描繪沿著圖1之線AA'之橫截面圖200A。具有高電壓區211及低電壓區212之半導體結構的橫截面包括高電阻P型 基板201，其容納高電壓區211及低電壓區212。返回參看圖1，圖2所示之橫截面主要描繪高電壓區11及輔助層15之結構輪廓。圖2中之電阻202對應於圖1所示之電阻14。圖2中之輸入襯墊207A及輸出襯墊207B對應於圖1所示之輸入襯墊13A及輸出襯墊13B。P型摻雜區域203A對應於圖1所示之輔助層15。圖2之電阻202連接高電壓區211及低電壓區212，其中電阻202經組態以降低經由輸入襯墊207A而施加至高電壓區211之偏壓，且電阻202實質上駐留於高電壓區211中。P型摻雜區域203A位於基板201中之N型井204中。如圖1及圖2所示，P型摻雜區域203A形成輔助層15，輔助層15將高電壓區(11、211)與低電壓區(12、212)分離。因此，P型摻雜區域203A中之一者展示於N型井204之左側角落，且另一P型摻雜區域203A展示於N型井204之右側角落。絕緣層205位於基板201之表面上且處於電阻202與N型井204之間。本實施例中，因為P型摻雜區域203A置放於N型井204頂部表面之下，該絕緣層205亦可視處於該電阻202與該P型摻雜區域203A之間。
圖2中之橫截面半導體結構200A進一步包括P型井206，其圍繞N型井204。P型井206之歐姆觸點206A將基板201連接至金屬觸點206B，金屬觸點206B可進一步接地。由於圖1所示之電阻14之曲折圖案，可自結構200A之橫截面圖看到複數個電阻片段。層間介電質208沈積在經圖案化之電阻202上及經圖案化之電阻202之間。允許電流自觸點輸入207A流動，流經電阻202，且自輸出觸點207B離開高電壓區211。 在一個實施例中，觸點輸入207A可為在高電壓區211中設計之高電壓電路之I/O襯墊。鈍化層209可最終覆蓋在該裝置之頂部上，且輸入襯墊207A之部分自鈍化層209暴露。
在圖2中，由虛線界定空乏區域210A之範圍。相比不具有P型摻雜區域203A之結構，結構200A中之空乏區域210A較廣，因此產生較大空間電荷區域，且電場之強度在結構200A中可實際上降低。較和緩之電位梯度可用來維持較高崩潰電壓，因此結構200A繼而適用於高電壓之應用。
在一個實施例中，高電阻性P型摻雜基板201具有介於50歐姆與200歐姆之間的電阻。N型井204之摻雜濃度低於P型摻雜區域203A。舉例而言，N型井204之摻雜濃度可為2x1012 至3x1012 /cm2 ，且P型摻雜區域203A之摻雜濃度可為5x1012 至9x1012 /cm2 。
圖2所示之結構200A之絕緣層可由場氧化物或淺渠溝隔離構成。同一結構200A之電阻202可由以下導電材料構成：多晶矽、鋁、銅、碳化矽、氮化鈦或其組合。導電材料之電阻可經由離子植入或其幾何形狀來控制。
在一個實施例中，結構200A中所示之P型摻雜區域203A內埋於P型基板201中；然而，P型摻雜區域203A之位置可朝向N型井204之表面提昇。換言之，絕緣層205可置放於電阻202與N型井204之間，如圖2所示，或可置放於電阻202與P型摻雜區域203A之間(未圖示)。
圖3描繪根據本發明之一個實施例的具有高電壓區21及低電壓區22之半導體結構20的俯視圖。虛線所示之說明表示 內埋於半導體結構20之基板中的部分。圖3所示之輸入襯墊23A、輸出襯墊23B及電阻24可為與圖1所示類似的結構；然而，結構20之輔助層25的非連續佈局可由俯視圖清楚顯示，而圖1中之輔助層15展示連續佈局。非連續輔助層25產生側向空乏區域，且因此在需要耐受較高崩潰電壓時為較佳的。
半導體結構20中之輔助層25之摻雜輪廓亦不同於半導體結構10中之輔助層之摻雜輪廓。圖4描繪根據本發明之另一實施例的沿著圖3所示的線BB'的橫截面圖。半導體結構200B與圖2中之結構200A共用類似結構；然而，結構200B之輔助層進一步包含位於P型摻雜區域203A之頂部上的N型摻雜區域203B。亦即，絕緣層205處於電阻202與N型摻雜區域203B之間。在另一實施例中，在P型摻雜區域203A之頂部上具有N型摻雜區域203B的輔助層可具有連續佈局。在替代實施例中，具有P型摻雜區域203A之輔助層可具有非連續佈局。
在一個實施例中，高電阻性P型摻雜基板201具有介於100歐姆與150歐姆之間的電阻。N型井204之摻雜濃度低於P型摻雜區域203A。舉例而言，N型井204之摻雜濃度可為2.5x1012 至2.8x1012 /cm2 ，且P型摻雜區域203A之摻雜濃度可為7x1012 至8x1012 /cm2 。N型摻雜區域203B之摻雜濃度的範圍為約1x1012 至3x1012 /cm2 ，此低於P型摻雜區域203A之摻雜濃度。
適用於結構200B的圖4所示之絕緣層205及電阻202的材 料可與上述結構200A相同。
在圖4中，由虛線界定空乏區域210B之範圍。相比不具有N型摻雜區域203B之結構，結構200B中之空乏區域210B延伸得較多，因此產生較大空間電荷區域，且電場之強度在結構200B中可實際上降低。
圖5描繪根據本發明之一個實施例的具有高電壓區31及低電壓區32之半導體結構30的俯視圖，其中虛線表示內埋於半導體結構30之基板中之部分。圖5所示之輸入襯墊33A、輸出襯墊33B及輔助層之原始部分35A可為與圖1及圖3所示類似的結構；然而，結構30中之電阻34圍繞輸入襯墊33A，且輔助層之額外部分35B位於輔助層之原始部分35A內。
圖6描繪根據本發明之另一實施例的沿著圖5所示的線CC'的橫截面圖。圖6所示之輔助層35之摻雜輪廓可類似於圖2或圖4所示之輔助層之摻雜輪廓。半導體結構200C與圖2之結構200A及圖4之結構200B共用類似結構，不同之處在於電阻202、輸入襯墊207A、輸出襯墊207B以及位於高電壓區211之中心的輔助層的額外部分的不同配置。在本實施例中，將高電壓區211與低電壓區212分離的輔助層的原始部分包括P型摻雜層203A及N型摻雜層203B；輔助層之額外部分僅包括P型摻雜層203A及N型摻雜層203B。在另一實施例中，輔助層之額外部分僅包括P型摻雜層203A。
在圖6中，由虛線界定空乏區域210C之範圍。相比不具有輔助層之額外部分之結構，結構200C中之空乏區域210C延 伸得較多，因此產生較大空間電荷區域，且電場之強度在結構200C中可實際上降低。輔助層之原始部分及額外部分可具有如圖1所示之連續佈局或如圖3所示之非連續佈局。
圖7描繪圖2、圖4及圖6所說明之半導體結構的等效電路。圖7所示之輸入700A及輸出700B表示上述半導體結構之輸入襯墊及輸出襯墊。電阻703電連接輸出700A及輸出700B。保護區域710包括串聯連接之電容702及二極體裝置701。二極體裝置701之第一端接地且二極體裝置701之第二端連接至電容702之第四端。電容702之第三端在輸入700A與輸出700B之間連接至電流路徑。圖7所描繪之二極體裝置701為符號表示，其可包括串聯連接之多個二極體之配置。
返回參看圖4，在低於絕緣層205之崩潰電壓與二極體裝置之崩潰電壓之總和的高電壓施加至輸入襯墊207A時，電流將遵循以下路徑：自高電壓輸入襯墊207A、電阻202流動，且最終流動至輸出襯墊207B，藉此進入低電壓區。輸出襯墊207B處之電壓位準由電阻202極大地降低，電阻202用以在電流進入低電壓區之前降低足夠的電位。在圖7中，此正常操作條件下之電流遵循路徑730。另一方面，在高於絕緣層205之崩潰電壓與二極體裝置之崩潰電壓之總和的高電壓施加至輸入襯墊207A時，電流將繼而遵循以下路徑：自高電壓輸入襯墊207A、電容、二極體裝置流動，且最終流動至接地。在圖7中，此過載電壓保護條件下之電流遵循路徑720。
返回參看圖4，在本實施例中，電容具有由電阻202形成的上電極及由P型基板201之部分形成的下電極。在圖4所示 之實施例中，下電極可為位於N型井204內之N型摻雜區域203B。在圖2所示之另一實施例中，下電極可為N型井204。在本實施例中，二極體裝置包括輔助層、N型井204及P型基板201。如圖4所示，輔助層包含P型摻雜區域203A及N型摻雜區域203B；因此，二極體裝置包括串聯連接之兩個二極體。P型基板201可進一步經由與P型井206之連接而接地。
圖8A至圖8J說明製造具有如圖4所說明之橫截面圖的半導體結構的方法的製造步驟。本發明提供用於製造半導體結構的兩種方法。
在下文中描述第一方法。圖8A提供P型基板801，其具有一N型井802及兩個P型井803。N型井802係藉由第一植入製程而形成。圖8B-1展示在P型基板801之頂部上沈積氮化矽804之經圖案化層作為用於後續場氧化物形成之硬式遮罩。接著在經圖案化氮化矽804上形成經圖案化光阻805。在光阻805上開放窗口805A以促進第二植入，且形成P型摻雜區域806。圖8C-1展示場氧化物807之形成及氮化矽804之剝離。在另一實施例中，場氧化製程可替換為淺渠溝隔離製程。圖8D-1說明藉由第三植入而進行電阻808沈積及電阻調諧的製程。圖8E-1展示經圖案化電阻808之結果。在本實施例中，多晶矽用作電阻材料；然而，諸如鋁、銅、碳化矽、氮化鈦或其組合的其他導電材料亦可用作電阻。圖8F-1展示藉由第四植入(N+ 離子植入)而在電阻808之兩端形成歐姆觸點；該兩端將分別電連接至輸入襯墊及輸出襯墊。在當前步驟，N+ 離子植入亦經由場植入之製程而在P型摻雜區域806 之頂部上形成N型摻雜區域809。
圖8G為用於形成P型井803之歐姆觸點803A之光步驟。圖8H藉由介電質沈積而在場氧化物807及電阻808上形成層間介電質(ILD)810。進一步蝕刻ILD 810以暴露P型井803之歐姆接點803A及電阻808之歐姆接點。圖8I形成連接至電阻808之兩端的金屬襯墊811A、811B及連接至P型井803之金屬襯墊811C。圖8J為在金屬襯墊811A上沈積具有開口之鈍化層812的最終步驟。在一個實施例中，金屬襯墊811A為高電壓積體電路之I/O襯墊。
如下描述第二方法：圖8A及圖8G至圖8J在第一方法與第二方法兩者中相同。圖8B-2藉由第二植入經由光阻之開口而形成輔助層，即，P型摻雜區域806及N型摻雜區域809。圖8C-2在氮化矽遮罩上形成場氧化物807；在完成氧化時移除氮化物遮罩。圖8D-2說明藉由第三植入而進行電阻808沈積及電阻調諧的製程。圖8E-2展示經圖案化電阻808之結果。圖8F-2展示藉由第四植入(N+ 離子植入)而在電阻808之兩端形成歐姆觸點；該兩端將分別電連接至輸入襯墊及輸出襯墊。
步驟8B-1及步驟8B-2在N型井中形成P型摻雜區域。P型摻雜區域被視為輔助層之部分，且因此上述步驟界定高電壓積體電路之高電壓區及低電壓區。
本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修 飾，並為以下之申請專利範圍所涵蓋。
200B‧‧‧結構
201‧‧‧P型基板/P型摻雜基板
202‧‧‧電阻
203A‧‧‧P型摻雜區域/P型摻雜層
203B‧‧‧N型摻雜區域/N型摻雜層
204‧‧‧N型井
205‧‧‧絕緣層
206‧‧‧P型井
206A‧‧‧歐姆觸點
206B‧‧‧歐姆觸點
207A‧‧‧輸入襯墊/觸點輸入
207B‧‧‧輸出襯墊/輸出觸點
208‧‧‧層間介電質
209‧‧‧鈍化層
210B‧‧‧空乏區域
211‧‧‧高電壓區
212‧‧‧低電壓區

Claims (10)

  1. 一種具有一高電壓區及一低電壓區之半導體結構，該結構包含：一基板，其為一第一導電類型，容納該高電壓區及該低電壓區；一電阻，其位於該基板上，連接該高電壓區及該低電壓區，其中該電阻用以降低施加至該高電壓區之偏壓，且該電阻實質上駐留於該高電壓區中；一第一摻雜區域，其為該第一導電類型，位於該基板中，處於該高電壓區與該低電壓區之間；一第二摻雜區域，其為一第二導電類型，處於該基板與一絕緣層之間；其中該絕緣層置於該電阻與該第一摻雜區域之間；及一輸出觸點，其與該電阻電連接，其中至少一部分的該輸出觸點位於該高電壓區，另一部分的該輸出觸點位於該低電壓區。
  2. 如請求項1之半導體結構，其進一步包含：一第三摻雜區域，其為該第二導電類型，處於該絕緣層與該第一摻雜區域之間，其中該第三摻雜區域之摻雜濃度不同於該第二摻雜區域之摻雜濃度。
  3. 如請求項1之半導體結構，其中該絕緣層處於該電阻與該第二摻雜區域之間。
  4. 如請求項1之半導體結構，其中該第一摻雜區域之一摻雜濃度大於該第二摻雜區域之一摻雜濃度。
  5. 如請求項2之半導體結構，其中該第三摻雜區域之一摻雜濃度小於該第一摻雜區域之一摻雜濃度。
  6. 一種製造具有一高電壓區及一低電壓區之一半導體結構之方法，包含：提供一第一導電類型之一基板；藉由一第一植入而在該基板中形成一第二導電類型之一第二摻雜區域；藉由一第二植入而在該第二摻雜區域中形成該第一導電類型之一第一摻雜區域；在該基板上形成一絕緣層；在該絕緣層上形成一電阻，其中該電阻電連接該高電壓區及該低電壓區；形成電連接至該電阻之一導體；其中形成一第一摻雜區域的該步驟界定該高電壓區及該低電壓區；及形成電連接至該電阻之一輸出觸點，其中至少一部分的該輸出觸點位於該高電壓區，另一部分的該輸出觸點位於該低電壓區。
  7. 如請求項6之製造一半導體結構之方法，其中形成一電阻的 該步驟包含：在該絕緣層上沈積電阻材料；藉由一第三植入而控制該等電阻材料之電阻；對該電阻進行圖案化；及藉由一第四植入而在該電阻之一部分上形成一歐姆觸點。
  8. 如請求項6之製造一半導體結構之方法，其進一步包含：在該第一摻雜區域上且在該第二摻雜區域中形成該第二導電類型之一第三摻雜區域。
  9. 一種具有一高電壓區及一低電壓區之半導體結構，該結構包含：一基板，其為一第一導電類型；一摻雜區域，其為一第二導電類型，位於該基板中；一二極體裝置，其位於該摻雜區域中，其中該二極體裝置包含一第一導電類型之一第一端及一第二導電類型之一第二端；一絕緣層，其位於該基板上；一電阻，其位於該絕緣層上，電連接該高電壓區及該低電壓區之一高電壓輸入；一輸出觸點，其與該電阻電連接，其中至少一部分的該輸出觸點位於該高電壓區，另一部分的該輸出觸點位於該低電壓區；及一電容，其包含連接至該電阻之一第三端及連接至該二極 體裝置之該第二端之一第四端。
  10. 如請求項9之半導體結構，其中該電容包含由場氧化物或淺渠溝隔離構成之一絕緣層。
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