CN109920849A - 后镇流式纵向npn晶体管 - Google Patents

后镇流式纵向npn晶体管 Download PDF

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Abstract

本申请公开了一种后镇流式纵向NPN晶体管。所公开的示例提供具有后镇流式NPN双极晶体管(140)的集成电路(100)和制造方法，该双极晶体管(140)包括在P掺杂区(118)中的n型发射极(129)，具有面向发射极(129)的第一侧的p型基极(130)，以及与基极(130)的第二侧横向间隔开的n型集电极(128)，其中集电极(128)包括面向基极(130)的第二侧的第一侧，相对的第二侧，硅化的第一集电极部分(136)和硅化物被阻挡的第二集电极部分(138)，用不导电的电介质(134)覆盖该硅化物被阻挡的第二集电极部分(138)，该硅化物被阻挡的第二集电极部分(138)在第一集电极部分(136)与集电极(128)的第二侧之间横向延伸，以当纵向NPN在高电压下导通时，经由深N掺杂区(120)提供用于横向击穿和低电流传导的后侧镇流。

Description

后镇流式纵向NPN晶体管
背景技术
双极晶体管被用作静电放电(ESD)保护器件，用于在ESD事件期间使集成电路中受保护节点放电。在混合信号或数字电路中，纵向NPN双极晶体管有时被用作保护器件，以使用为低电压CMOS晶体管定制的制造过程来提供期望的电压击穿电平。然而，纵向NPN晶体管经历横向和纵向p-n结击穿行为的竞争，这能够导致在较长脉冲中显现的电流传导不均匀和对受保护节点的更显著ESD应力。岛状内部堆叠的NPN ESD保护器件包括两个或更多个串联的纵向晶体管，其可用于提供对击穿电压特性的增强控制，但是与单个NPN结构相比，这些器件占用了可观的电路板面积。
发明内容
所公开的示例包括具有后镇流式NPN双极晶体管的集成电路和制造方法，该双极晶体管包括在具有横向间隔开的第一侧和第二侧的P掺杂区中的n型发射极，具有面向发射极的第一侧的p型基极，以及与基极的第二侧横向间隔开的n型集电极。集电极包括面向基极的第二侧的第一侧，相对的第二侧，硅化的第一集电极部分和硅化物被阻挡的第二集电极部分，用不导电的电介质覆盖该硅化物被阻挡的第二集电极部分，该硅化物被阻挡的第二集电极部分在第一集电极部分与集电极的第二侧之间横向延伸。在某些示例中，当纵向NPN在高电压下导通时，硅化物被阻挡的第二集电极部分经由深N掺杂区提供用于横向击穿和低电流传导的后侧镇流(ballast)。所公开的示例提供的纵向NPN晶体管设计具有离开基极的紧凑的后镇流，以促进纵向NPN晶体管在ESD保护和其他应用中的均匀传导。某些示例提供前后双镇流以促进改进的横向和纵向传导两者。进一步的示例提供具有后镇流式NPN晶体管的集成电路和用于制造集成电路的方法。
附图说明
图1是根据一个实施例的具有后镇流式纵向NPN双极晶体管ESD保护电路的集成电路的局部截面侧视图。
图2是示出根据另一个实施例的用于制造集成电路的示例方法的流程图。
图3-图18是示出图1的集成电路在根据图2的方法的连续制造步骤下的局部截面侧视图。
图19和图20是根据另一个实施例的具有后和前镇流式纵向NPN双极晶体管ESD保护电路的集成电路的局部截面侧视图。
图21是针对图1的后镇流式晶体管设计和非镇流式纵向NPN晶体管的比较TLP电流-电压(IV)曲线图。
图22是具有连接在参考节点与受保护节点之间的图1的后镇流式纵向NPN双极晶体管的图1的ESD保护电路的示意图。
具体实施方式
在附图中，通篇相同的参考标记指代相同的元件，并且各种特征不一定按比例绘制。在随后的讨论以及在权利要求中，术语“包括(including,includes)”、“具有(having,has,with)”或其变体都意在包括了类似于术语“包含(comprising)”的方式，并且因此应当被理解成意为“包括，但不限于”。所公开的示例促进纵向NPN晶体管的横向和纵向结的协调互补操作，以提供对击穿电压、回跳(snap-back)电压和其他保护器件操作特性的更严格控制，而不占用与内部堆叠岛NPN晶体管相关联的电路板面积。在某些示例中，纵向和横向p-n结不竞争，而是反而相互补充以提供保护传导，其横向开始并过渡到纵向传导，同时利用一致的保持电压维持均匀操作。与内部堆叠NPN器件相比，所公开的示例也提供可观的空间节省。
图1示出根据一个实施例的具有后镇流式纵向NPN双极晶体管140的集成电路(IC)100。IC 100包括具有p型半导体衬底102的半导体结构。在一些实施方式中，单个或多层外延硅结构在衬底102上形成。在图1的示例中，多层p型外延硅结构104、108、112在衬底102上形成。在这个示例中的半导体结构被分隔成横向间隔开的第一区域141和第二区域142，在下文中被称为衬底区域。在这个示例中，晶体管140在第一衬底区域141中形成，并且其他电路组件(未示出)在第二区域142中制造。在这个示例中，衬底区域141和142通过深沟槽隔离结构122分开。在图1的示例中，晶体管140被形成为伸长的结构，该伸长的结构沿着图1的纸面向内和向外的方向延伸，并且深沟槽结构围绕第一区域141延伸。这个示例NPN双极晶体管结构包括被周围基极B和外部周围集电极C环绕的中心发射极E，图1中的虚线示意性地示出了晶体管以供参考。
可以使用任何合适的衬底结构102，例如，p型硅晶片、p型绝缘体上硅(SOI)衬底或包括不同半导体材料的衬底。衬底102包括p型硅。p型外延硅多层结构104、108、112位于衬底102上方。图1中的示例外延硅结构包括在半导体衬底102上方形成的p型第一外延层104。在一个示例中，形成的第一外延层的厚度107为近似17μm并且包括在掺杂剂浓度1E15cm-3下的硼或其他P型杂质，尽管不是所有实施例的严格要求。第一外延层104被注入有n型杂质，由随后形成的层覆盖或掩埋。注入的n型杂质形成N掺杂层106，例如，位于第一外延层104的上部中的N掩埋层(NBL)。在一个示例中，N掺杂层106被注入有n型杂质，例如磷，其具有掺杂剂浓度的范围为1E18到1E19cm-3，尽管可以使用其他浓度。
外延硅结构还包括在第一外延层104上方形成的p型第二外延层108，其厚度111为近似7.3μm。在一个示例中，第二外延层108是外延生长的硅，轻掺杂有p型杂质(例如，硼)，具有的掺杂剂浓度为近似1E15cm-3，尽管可以使用其他浓度。第二外延层108被注入有p型杂质，p型杂质由随后形成的层覆盖或掩埋。注入的p型杂质形成P掺杂层，例如位于第二外延层108的上部中的N掺杂层106上方的P掩埋层(PBL)110。P掺杂层110可以是至少部分地延伸进入第二外延层108中的任何合适的深度。在一个示例中，P掺杂层110被注入有浓度在范围5E16到5E17cm-3的硼或其他P型掺杂物，尽管可以使用其他浓度。在这个示例中的外延硅结构还包括在第二外延层108上方形成的p型第三外延层112，其为半导体结构提供上表面。在一个示例中，第三外延层112在第二外延层108上方形成，其厚度113为近似6.6μm。在这个示例中的第三外延层112被掺杂有p型杂质，例如具有掺杂剂浓度为近似1E15cm-3的硼，尽管可以使用其他浓度。
如这里所用的，第一衬底区域141和第二衬底区域142包括衬底102的横向间隔开的部分、外延结构104、108、112、以及在半导体结构的顶表面中和上方形成的结构。在说明的示例中，NPN双极晶体管140在第一衬底区域141中形成，意指至少部分地在衬底102和外延层104、108和112的横向部分141上、上方和/或中。在某些示例中，NPN晶体管140包括在第一衬底区域141中形成的若干并联分段，其共同地组成单个NPN晶体管。在其他实施方式中，不使用分段并且晶体管140通过单个发射极、单个集电极和单个基极形成。
在图1中的IC 100还包括位于外延硅结构的上部中(例如，在第三外延层112的上部中)的N掺杂区116和P掺杂区118。在说明的示例中，P掺杂区118总体上位于中心并且N掺杂区116环绕P掺杂区118，尽管不是所有可能实施例的严格要求。N掺杂区116包括互相横向间隔开的第一侧和第二侧。在一个示例中，N掺杂区116被注入有掺杂剂浓度在范围8E16到2E17cm-3的磷或其他n型杂质，尽管可以使用其他浓度。N掺杂区116和晶体管集电极C经由在第三外延层112的顶部上方形成的金属化结构144被连接到受保护节点(未示出)。P掺杂区118还包括横向的第一侧和第二侧，其中第二侧沿着N掺杂区116的第一侧。晶体管基极B由N掺杂区116附近的p型第三外延层112中的P掺杂区118形成。在一个示例中，P掺杂区118被注入有掺杂剂浓度在范围8E16到2E17cm-3的硼或其他p型杂质，尽管可以使用其他浓度。
IC 100还包括深N掺杂区120，其被电气连接到N掺杂区116的第二侧。深N掺杂区120从外延硅结构104、108、112的上部向下延伸通过P掺杂层110并且进入N掺杂层106。在某些实施例中，深N掺杂区120被形成为横向环绕图1中的第一区域141。在某些示例中，深N掺杂区120被注入有浓度为1E17-1E18cm-3的磷或其他n型掺杂剂，尽管可以使用其他浓度。此外，IC100包括n型隔离区(NISO)114，其位于N掺杂区116下方并且部分进入P掺杂层110的上部。在说明的示例中，隔离区114是绕着中心发射极延伸的环结构。隔离区114包括沿着深N掺杂区120的上部延伸的侧。
IC 100还包括深沟槽(DT)结构122，其绕着晶体管结构的横向侧延伸并且形成在第一衬底区域141和第二衬底区域142之间的横向边界。深沟槽结构122包括以氧化物侧壁横向为界的p型多晶硅材料，并且在第三外延硅层112的上部、向下通过P掺杂层110和N掺杂层106，并且进入衬底102之间纵向延伸。图1中的深沟槽结构122包括二氧化硅(SiO2)或其他氧化物材料侧壁并且沟槽122被填充有p型多晶硅。
深N掺杂区120从第三外延硅层112的上部沿着深沟槽结构122的氧化物侧壁向下延伸通过P掺杂层110并且进入N掺杂层106中。IC 100还包括重掺杂n型区124，其在第三外延硅层112的上部中在N掺杂区116和深N掺杂区120之间延伸。隔离结构126在第三外延层112的上表面的选择部分中和上方形成，以在晶体管140的各种结构之间提供电气隔离，并且硅化物触点在中间隔离结构之间形成。隔离结构126可以是任何合适的材料，例如浅沟槽隔离(STI)或场氧化物(FOX)结构。
NPN双极晶体管140包括位于P掺杂区118的上部中的重掺杂n型发射极129(E)，同样是掺杂区的重掺杂p型基极130，其在发射极129和P掺杂区118的第二侧之间的P掺杂区118的上部中与发射极129横向间隔开。基极130包括面向发射极129的第一侧和相对的第二侧。晶体管140还包括重掺杂n型集电极128，其根据本公开的各个方面被定位成提供后侧镇流。在一个示例中，集电极128是重掺杂n型区，其在N掺杂区116的上部中与基极130的第二侧横向间隔开。集电极128包括面向基极130的第二侧的第一侧，以及相对的第二侧。在这个示例中，集电极128提供两个横向部分，包括最接近基极129的第一集电极部分136，以及在第一集电极部分136和集电极128的第二侧之间横向延伸的第二集电极部分138。结构还包括导电硅化物集电极触点133，其位于第一集电极部分136的上表面上。硅化物集电极触点133与集电极128的第二侧间隔开，并且不导电电介质134在第二集电极部分138的上表面上形成。
如图1中所示的，IC 100还包括上部金属化结构144，其在各种不同实施方式中可以是单层或多层配置。在说明的示例中，金属化结构144在初始电介质/接触层上方形成，该初始电介质/接触层包括位于第三外延硅层112的上表面上方以及隔离结构126上方的金属前电介质(PMD)层134。导电金属触点132(例如，钨W)被形成为通过PMD电介质层134的选择部分，以便构造金属化结构144的导电结构与制造的NPN晶体管的各种端子之间的电气接触。特别地，集电极触点通过形成通过PMD层134到最接近基极129的第一集电极部分136的上侧上的导电硅化物集电极触点133的导电触点132来构造。说明的示例还包括在n型区124的顶部处的重掺杂n型区127和相关联的硅化物和钨触点，以及在深沟槽结构122的顶部处的重掺杂p型区131和相关联的硅化物和钨触点。在这个示例中的硅化物被阻挡的第二集电极部分138提供用于横向击穿的后侧镇流，以沿着第一路径151从集电极通过N掺杂区116和P掺杂区118至发射极传导电流。在较高电压下，纵向NPN导通以沿着第二路径152从集电极通过N掺杂区116、深N掺杂区120、N掩埋层106和P掺杂区110、112和118至发射极传导电流。
现在参考图2-图18，图2说明根据另一个实施例的制造集成电路的示例方法200，以及图3-图18示出在根据方法200的制造的不同阶段的图1的IC100。图2中的方法200在201处开始，包括提供p型半导体衬底，例如，p型硅衬底102和覆于其上的p型外延硅层106，其在图3的示例中具有顶表面和横向间隔开的第一衬底区域141和第二衬底区域142。在一个示例中，p型硅晶片衬底102在201处被提供。在另一个示例中，使用绝缘体上硅(SOI)启动晶片。在其他实施方式中，在201处可以提供不同半导体材料的衬底。
在202处，使用外延生长沉积工艺300在p型硅衬底102上或上方形成深度302的第一外延层104。在图2的204处，第一外延层104的上部被注入有n型掺杂剂或杂质(例如，磷)以在第一外延层104中形成N掺杂层106。如图4中所示，执行注入过程400，其在第一外延层104的上部中形成深度402的N掺杂层106。在一个示例中，使用过程400用磷注入到N掺杂层106以实现范围在1E18到1E19cm-3的掺杂剂浓度。
在图2的206处，在第一外延层104上方形成p型第二外延层108，其可以被称为“顶部完成(top-off)”外延。图5示出了一个示例，其中执行外延生长过程500以构造厚度502的第二外延层108。在这个示例中，第二外延层108是被形成为厚度502近似7.3μm的p型外延硅，其轻掺杂有掺杂剂浓度为近似1E15cm-3的P型杂质(例如，硼)。在图2的208处，P掩埋层被注入在第二外延层108中，例如，使用图6中所示的注入过程600以形成在第二外延层108的上部中的厚度602的P掺杂层110。在一个示例中，P掩埋层110被注入有浓度范围为5E16到5E17cm-3的硼或其他p型掺杂剂。在图2的210处，在第二外延层108上方形成厚度702(例如，近似6.6μm)的第三外延层(例如，图7中的层112)。图7说明在P掺杂层110上方形成第三外延层112的外延生长过程700。
在212处，通过将磷或其他n型掺杂剂注入到P掺杂层110的上部中来形成n型隔离区114。图8示出了一个示例，其中使用掩膜802执行注入过程800以在P掺杂层110的上部中形成NISO隔离区114。在214处，n型掺杂剂被注入到隔离区114的上部中以形成包括第一侧和第二侧的N掺杂区116。图9示出了一个示例，其中使用掩膜902执行注入过程900，以便在隔离区114的上部中形成N掺杂区116。在图2的216处，p型掺杂剂(例如，硼)被注入到第三外延层112的上部中以形成P掺杂区118，该P掺杂区118包括第一侧和沿着N掺杂区116的第一侧的第二侧。图10示出了使用注入过程1000和掩膜1002的一个示例，其注入了p型掺杂剂以在第三外延层112的上部中形成P掺杂区118。
在图2中的218-226处形成深沟槽隔离结构122，其包括延伸通过外延层104、108、112并且进入半导体衬底102中的p型多晶硅和氧化物侧壁，以将第一衬底区域141和第二衬底区域142分开。如图11中所示，第一深沟槽(DT)刻蚀过程1100被用于在图2的218处刻蚀深沟槽1104至深度1106，在一个示例中深度1106为近似13μm。在218处，使用如图11中示出的适合的刻蚀掩膜1102，可以使用任何合适的刻蚀过程1100。在这个示例中，刻蚀过程1100构造了通过第二外延层108和第三外延层112并且进入第一外延层104的N掩埋层106中的部分深沟槽1104。在图2的220处，通过深沟槽开口执行深N注入，以构造部分沿N隔离区114的深N掺杂区120，如图12中所示。这个示例使用注入过程1200和具有大于深沟槽尺寸的开口的对应注入掩膜1202来形成横向围绕第一衬底区域141的中心部分的深N掺杂区120。在一个示例中，使用过程1200和掩膜1202，深N掺杂区120被注入有浓度为1E17到1E18cm-3的磷或其他N型掺杂剂。深沟槽形成在图2的222处继续进行第二深沟槽刻蚀以到达衬底102。如图13中所示，提供第二沟槽刻蚀掩膜1302，并且刻蚀过程1300继续移除材料以形成通过第一外延层104的剩余部分并且进入衬底102的深度1304的延伸的深沟槽1104。在图2的224处，使用过程1400执行深沟槽氧化步骤以沿着沟槽1104的侧壁构造二氧化硅(SiO2)或其他氧化物材料1402。在图2的226处，沟槽在220处填充有多晶硅材料1502，如图15中所示。
在图2的218处，执行浅沟槽隔离(STI)过程1600以形成如图16中所示的隔离结构126，并且经由图17中的注入过程1700对浅掺杂区进行注入。过程1700包括将n型掺杂剂注入到P掺杂区118的选择的上部中以形成NPN晶体管140的n型发射极129，并且同时将n型掺杂剂注入到N掺杂区116的上部中以形成NPN晶体管140的n型集电极128。此外，过程1700包括将p型掺杂剂注入到在发射极129和P掺杂区118的第二侧之间的P掺杂区118的上部的不同的选择部分中以形成NPN晶体管140的p型基极130。此外，说明的示例包括将n型掺杂剂注入到第三外延层112的上部的选择区域中以形成在N掺杂区116和深N掺杂区120之间延伸的n型区124。
在图2的230处，在某些示例中可以执行CMOS晶体管制造过程，例如，以在IC 100的第二衬底区域142中制造CMOS晶体管(未示出)。这个过程可以包括在外延硅层112的顶表面上方形成栅极电介质层，沉积多晶硅层，以及执行掩膜刻蚀过程以在栅极电介质层上方形成图案化的栅极结构，以及沿着图案化的栅极的侧壁形成侧壁间隔物，和其他相关联的过程(未示出)。
在图2的232处，选择性地，在第三多晶硅层112的上表面上的某些注入区的部分上方是硅化物，并且如图18中所示，包括在集电极128的第一集电极部分136的上表面上形成与集电极128的第二侧间隔开的导电硅化物集电极触点133。在这个示例中，硅化物也在相关联的STI隔离结构126之间的基极130的上部和发射极129的上部上同时形成。在232处的过程提供了与深N后侧区域120间隔开的导电集电极硅化物触点，PMD电介质材料层134，并且图18中的过程1800包括阻挡在集电极结构128的第二部分138形成硅化物。集电极结构128的第二部分138此后被覆盖有不导电PMD材料134，如图18中所示。以这种方式，集电极128的第二部分138提供后侧镇流或阻抗以便提供用于所得的NPN晶体管140在初始横向传导电流的操作期间的受控横向击穿的受控电压降，并且此后为受控保持电压提供纵向以及横向传导。所述结构提供用于多种用途的优势可预见的传导，包括但不限于：所得的NPN晶体管140作为保护晶体管操作以响应于IC 100中的ESD事件而选择性地使受保护节点放电。在图2的234处执行金属化和其他后处理，以便完成IC 100的制造，包括形成一个或更多个另外的夹层或层间电介质(ILD)层以及相关联的导电互连结构以提供单层或多层金属化结构144，如上面图1所说明的。
图19和图20的另一个非限制性示例中，在第三集电极部分139的上表面上的不导电电介质134(PMD)在第一集电极部分136和集电极128的第一侧之间横向延伸。这个结构提供NPN晶体管140的集电极的后侧和前侧镇流。
图21示出了图2100，其说明了上面图1中所说明的后镇流式纵向NPN晶体管140在作为IC 100中的ESD保护晶体管操作期间的示例传输线脉冲(TLP)电流-电压(IV)曲线2102，以及用于非后镇流式NPN晶体管的比较TLP曲线2104。如图2100中所示，后镇流式晶体管器件140提供了受控放电电流用于当电压达到触发电压VT时在ESD事件期间进行保护，并且此后通过在图1的器件中的初始击穿电流横向传导(例如，路径151)提供了对保持电压VH的更好控制，并且此后提供与性能曲线2104相比的受控纵向击穿。这允许在集成电路100中使用后镇流式晶体管设计140以为具有额定电压电平VRATED的受保护节点提供对任何期望水平的保护。
图22示出了ESD保护电路2200，其包括连接在受保护节点2202(例如，I/O焊盘)和参考节点2204(例如，电源电压或参考电压节点VSS)之间的图1的后镇流式纵向NPN双极晶体管140。二极管D1连接在NPN晶体管140的基极控制端子B与受保护节点2202之间。电阻器R1连接在基极控制端子B与参考节点2204之间。在受保护节点2202的正常信号电平下的操作中，二极管D1被反向偏置，并且在电阻器R1中没有电流流动。结果是，基极B处的控制端子电压处于参考节点2204的电压(VSS)，并且保护晶体管140被关断。在这种情况下，相关联的集成电路100的主电路(未示出)能够在I/O焊盘2202处应用或接收信号电平电压，并且保护电路140不妨碍主电路的正常操作。在将受保护节点2202处的I/O焊盘电压提高为高于晶体管140的触发电压的ESD事件期间，二极管D1击穿，致使在电阻器R1中有电流流动。这引起/导致保护晶体管140的基极控制电压，使保护晶体管140导通以使受保护节点2202安全放电。
上述示例仅仅说明了本公开的各种方面的若干可能的实施例，其中在阅读和理解本说明书和所附附图的基础上，本领域的其他技术人员将会想到等效替代和/或修改。在所描述的实施例中，修改是可能的，并且在权利要求的范围内，其他实施例是可能的。

Claims (20)

1.一种集成电路即IC，其包括：
半导体结构；
N掺杂层，其位于所述半导体结构的中部中；
P掺杂层，其位于所述半导体结构中的所述N掺杂层上方；
N掺杂区，其位于所述半导体结构的上部中，所述N掺杂区包括第一侧和第二侧；
P掺杂区，其位于所述半导体结构的所述上部中，所述P掺杂区包括第一侧和第二侧，所述第二侧沿着所述N掺杂区的所述第一侧；
深N掺杂区，其电气连接到所述N掺杂区的所述第二侧，所述深N掺杂区从所述半导体结构的所述上部向下延伸通过所述P掺杂层并且进入所述N掺杂层中；以及
NPN双极晶体管，其包括：n型发射极，其位于所述P掺杂区的上部中；p型基极，其在所述发射极与所述P掺杂区的所述第二侧之间的所述P掺杂区的所述上部中与所述发射极横向间隔开；以及n型集电极，其在所述N掺杂区的上部中与所述基极横向间隔开，所述集电极包括第一集电极部分，位于所述第一集电极部分和所述深N掺杂区之间的第二集电极部分，位于所述第一集电极部分的上表面上的导电硅化物集电极触点，以及位于所述第二集电极部分的上表面上的不导电电介质。
2.根据权利要求1所述的IC，还包括n型隔离区，其位于所述N掺杂区的下方并且部分地进入所述P掺杂层的上部，所述隔离区包括沿着所述深N掺杂区的上部延伸的侧。
3.根据权利要求2所述的IC，其中所述半导体结构包括：
p型半导体衬底；以及
p型外延硅结构，其设置在所述半导体衬底上方，所述外延硅结构包括：
p型第一外延层，其位于所述半导体衬底上方，包括位于所述第一外延层的上部中的所述N掺杂层，
p型第二外延层，其位于所述第一外延层上方，所述第二外延层包括位于所述第二外延层的上部中的所述P掺杂层，以及
p型第三外延层，其位于所述第二外延层上方，所述第三外延层包括所述发射极、所述基极和所述集电极。
4.根据权利要求3所述的IC，其中所述集电极还包括第三集电极部分，其位于所述第一集电极部分和所述基极之间，并且其中所述不导电电介质位于所述第三集电极部分的上表面上。
5.根据权利要求4所述的IC，还包括深沟槽结构，其包括p型多晶硅和将所述半导体结构的第一衬底区域和第二衬底区域分开的氧化物侧壁，其中所述晶体管位于所述第一衬底区域中，并且其中所述深N掺杂区域沿着所述深沟槽结构的所述氧化物侧壁从所述半导体结构的所述上部向下延伸通过所述P掺杂层并且进入所述N掺杂层。
6.根据权利要求5所述的IC，还包括n型区，其在所述半导体结构的所述上部中在所述N掺杂区和所述深N掺杂区之间延伸。
7.根据权利要求1所述的IC，其中所述半导体结构包括：
p型半导体衬底；以及
p型外延硅结构，其设置在所述半导体衬底上方，所述外延硅结构包括：
p型第一外延层，其位于所述半导体衬底上方，包括位于所述第一外延层的上部中的所述N掺杂层，
p型第二外延层，其位于所述第一外延层上方，所述第二外延层包括位于所述第二外延层的上部中的所述P掺杂层，以及
p型第三外延层，其位于所述第二外延层上方，所述第三外延层包括所述发射极、所述基极和所述集电极。
8.根据权利要求1所述的IC，其中所述集电极还包括第三集电极部分，其位于所述第一集电极部分和所述基极之间，并且其中所述不导电电介质位于所述第三集电极部分的上表面上。
9.根据权利要求1所述的IC，还包括深沟槽结构，其包括p型多晶硅和将所述半导体结构的第一衬底区域和第二衬底区域分开的氧化物侧壁，其中所述晶体管位于所述第一衬底区域中，并且其中所述深N掺杂区沿着所述深沟槽结构的所述氧化物侧壁从所述外延硅结构的所述上部向下延伸通过所述P掺杂层并且进入所述N掺杂层。
10.根据权利要求1所述的IC，还包括在所述N掺杂区和所述深N掺杂区之间在所述半导体结构的所述上部中延伸的n型区。
11.一种后镇流式NPN双极晶体管，其包括：
n型发射极，其位于具有横向间隔开的第一侧和第二侧的P掺杂区的上部中；
p型基极，其在所述发射极与所述P掺杂区的所述第二侧之间的所述P掺杂区的所述上部中与所述发射极横向间隔开，所述基极包括面向所述发射极的第一侧和相对的第二侧；以及
n型集电极，其在N掺杂区的上部中与所述基极的所述第二侧横向间隔开，所述集电极包括面向所述基极的所述第二侧的第一侧、相对的第二侧、第一集电极部分、在所述第一集电极部分与所述集电极的所述第二侧之间横向延伸的第二集电极部分，位于所述第一集电极部分的上表面上的导电硅化物集电极触点，以及位于所述第二集电极部分的上表面上的不导电电介质，所述硅化物集电极触点与所述集电极的所述第二侧间隔开。
12.根据权利要求11所述的晶体管，其中所述集电极还包括深N掺杂区，其电气连接到所述N掺杂区的所述第二侧并且纵向延伸到N掺杂层中。
13.根据权利要求12所述的晶体管，还包括在所述N掺杂区和所述深N掺杂区之间延伸的n型区。
14.根据权利要求12所述的晶体管，还包括n型隔离区，其位于所述N掺杂区下方并且部分地进入所述P掺杂层的上部，所述隔离区包括沿着所述深N掺杂区的上部延伸的侧。
15.根据权利要求11所述的晶体管，其中所述集电极还包括横向位于所述第一集电极部分和所述集电极的所述第一侧之间的第三集电极部分，并且其中所述不导电电介质位于所述第三集电极部分的上表面上。
16.一种制造集成电路即IC的方法，所述方法包括：
将n型掺杂剂注入到半导体衬底中以在所述半导体衬底的中部中形成N掺杂层；
将p型掺杂剂注入到所述半导体衬底中以在所述半导体衬底中的所述N掺杂层上方形成P掺杂层；
将n型掺杂剂注入到所述P掺杂层的上部中以形成n型隔离区；
将n型掺杂剂注入到所述隔离区的上部中以形成包括第一侧和第二侧的N掺杂区；
将p型掺杂剂注入到所述第三外延层的上部中以形成P掺杂区，其包括第一侧和沿着所述N掺杂区的所述第一侧的第二侧；
使n型掺杂剂的注入通过所述P掺杂层并且进入所述N掺杂层并且进入所述半导体衬底中以形成深N掺杂区，其电气连接到所述N掺杂区的所述第二侧；
将n型掺杂剂注入到所述P掺杂区的上部中以形成NPN晶体管的n型发射极，并且将n型掺杂剂注入到所述N掺杂区的上部中以形成所述NPN晶体管的n型集电极；
将p型掺杂剂注入到所述发射极与所述P掺杂区的所述第二侧之间的所述P掺杂区的上部中以形成所述NPN晶体管的p型基极；
在与所述集电极的所述第二侧间隔开的所述集电极的第一集电极部分的上表面上形成导电硅化物集电极触点；以及
在横向延伸于所述第一集电极部分和所述集电极的所述第二侧之间的第二集电极部分的上表面上形成不导电电介质。
17.根据权利要求16所述的方法，还包括：
在横向延伸于所述第一集电极部分和所述集电极的所述第一侧之间的第三集电极部分的上表面上形成不导电电介质。
18.根据权利要求16所述的方法，还包括：
形成深沟槽隔离结构，其包括形成p型多晶硅和氧化物侧壁，所述p型多晶硅和所述氧化物侧壁延伸通过所述外延层并且进入所述半导体衬底以将所述NPN晶体管与所述IC的其他电路分开。
19.根据权利要求18所述的方法，还包括：
将n型掺杂剂注入到所述第三外延层的所述上部中以形成在所述N掺杂区和所述深N掺杂区之间延伸的n型区。
20.根据权利要求16所述的方法，还包括：
将n型掺杂剂注入到所述第三外延层的所述上部中以形成在所述N掺杂区和所述深N掺杂区之间延伸的n型区。
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