TWI555170B - 電壓限制器件及其形成之方法 - Google Patents

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詹如盈
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Description

電壓限制器件及其形成之方法
本發明一般而言係關於電子元件之靜電放電(ESD)保護，且更特定而言，係關於半導體組件及積體電路之ESD保護。
此申請案已於2009年6月18日申請為美國專利申請案第12/487031號。
現代電子器件(尤其為半導體(SC)器件及積體電路(IC))具有歸因於靜電放電(ESD)事件而損壞的風險。眾所周知來自藉由人類或機械或者兩者操作SC器件及IC之靜電放電係此類超額電壓之一來源。相應地，通常橫跨此類SC器件及IC之輸入/輸出(I/O)及其他終端提供一ESD夾(電壓限制器件)。
圖1係電路10之一簡化示意圖，其中ESD夾11放置於一SC器件或IC之輸入/輸出(I/O)終端22與接地或共同終端23之間以保護晶片上的其他器件，即保護亦耦接至I/O終端22及共同(例如「GND」)終端23之電路核心24。ESD夾11內的齊納二極體符號111指示ESD夾11之功能在於不論施加於外部I/O及GND終端22、23之電壓而限制可能橫跨電路核心24出現的電壓。這並不意欲暗示在ESD夾11中真的使用一齊納二極體。本文中使用的縮寫「GND」意欲指稱一特定電路或電子元件之共同終端或參考終端，無論其是否真的耦接至一接地迴路，且縮寫「I/O」意欲包含除「GND」以外的任何外部終端。
圖2係一簡化示意圖，其繪示先前技術代替ESD夾11插入於電路10中的閘極耦接N通道金屬氧化物半導體(NMOS)ESD夾21之內部組件，而圖3係透過如典型實施於半導體基板20中之夾21的一簡化組合示意圖及橫截面視圖。ESD夾21包括：寄生NPN橫向雙極性電晶體25，其具有射極26、集極27及基極28；及NMOS電晶體30，其具有源極31、汲極32及閘極33。亦繪示寄生閘極-汲極電容Cgd 34、閘極-源極電阻器35及主體-源極電阻器Rbs 36。突崩電流源極37有效耦接於雙極性電晶體25之集極27與基極28之間。如圖3中繪示，半導體基板20包括PWELL 40，其中N+區域41在其中作為源極31及寄生射極26，而N+區域42在其中作為汲極32及寄生集極27。突崩電流源極37耦接於PWELL 40提供的雙極性電晶體25之集極區域27、42與基極28之間。PWELL 40之通道區域44含有NMOS 30之通道。P+接觸區域46經由PWELL 40耦接至寄生雙極性電晶體25之基極28及其中通道區域44在適當偏壓下導電的NMOS電晶體30之本體。當一ESD暫態在I/O 22與GND 23之間出現時，ESD夾21接通以無害地轉移該ESD暫態。圖4繪示一ESD夾之電流-電壓圖50，其中跡線52顯示典型的先前技術之ESD夾21之通常行為。當在I/O 22與GND 23之間施加一正電壓時，可忽略之電流流動直至達到「觸發電壓」Vt1，ESD夾21隨之接通。一旦電流開始流動，I/O22與GND 23之間的電壓降落至所謂的「保持電壓」Vh，該「保持電壓」Vh通常實質上小於觸發電壓Vt1且電流迅速升至(例如)由ESD電壓源之內部阻抗決定的飽和值。在Vt1與Vh之間的電壓差稱為「驟回」，其由電壓差53指示。
雖然諸如ESD夾21之先前技術的ESD夾可良好地執行上述保護功能，其等亦可能受到一些不希望的限制。當此類ESD保護元件用於以通常與極高速度之數位及類比應用有關的深度亞微米製程製造之SC器件及IC中時可能提高一特別嚴重之難度。就此類製程而言，NMOS器件30之臨限電壓可能極低，例如為~0.3伏特或更小，而其耦接的I/O 22可經歷非ESD操作信號高達(例如)一伏特或以上。此等操作信號可明顯大於器件30之臨限電壓但遠小於來自ESD事件的關注電壓。通常，ESD夾21應忽略出現於I/O 22的此類(非ESD)操作信號。出現於I/O 22的此等(非ESD)操作信號可經由寄生閘極-汲極電容器Cgd耦接至閘極33。對於低操作速率(例如低dv/dt)而言，除非經受與一ESD事件有關的大得多的電壓(在此情形中ESD夾按希望表現)否則此不引起閘極電壓明顯上升。然而，隨著所關聯器件或IC的操作速度上升，出現在I/O 22上的普通(非ESD)信號之增加的dv/dt可引起出現在閘極33上之電壓上升超過臨限電壓，引起ESD夾20回應於快速I/O信號條件而非一ESD事件而接通。在此類情況下ESD夾21可分流(例如)20毫安培至30毫安培之電流，導致無有效用途之電力消耗顯著增加。
下文中將結合以下所繪圖式描述本發明，其中類似數字指示類似元件。
以下詳細描述本質上僅為例示性且不欲限制本發明或本發明之應用及使用。此外，不欲受呈現於先前之技術領域、發明背景或下列詳細描述中的任何明示或暗示的理論之束縛。
為簡化及闡明圖解，繪圖繪示構造之通常方式，且可能忽略熟知的特徵及技術之描述及細節以避免不必要地模糊本發明。此外，繪圖中之元件不必然是按比例繪製。例如，圖式中的某些元件或區域之尺寸可能相對於其他元件或區域而放大以有助於改良對本發明之實施例的理解。
描述及申請專利範圍中若有任何術語「第一」、「第二」、「第三」、「第四」及類似者，其等可用於在類似的元件之間進行區別且不必然是用於描述特定的次序或依時間先後排列的次序。應瞭解如此使用之術語在適當情況下可互換以使得本文中描述的本發明之實施例(例如)可按不同於本文中繪示或以其他方式描述之此等的次序而操作或製造。此外，術語「包括」、「包含」、「具有」及其等之任何變體欲涵蓋非排他性包含物，使得包含一列表之元件的一製程、方法、物品或裝置不必受限於此等元件，而可包含未明確列出或對於此類製程、方法、物品或裝置而言固有的其他元件。本文中使用的術語「耦接」被定義為以一電方式或非電方式直接或間接地連接。
雖然圖2及3之配置可有效提供ESD保護，但需要進一步改良。如以上所提及，在尤其為深度亞微米的技術中製造的高速裝置及IC中正需要提供改良的ESD夾(尤其為不受快速信號暫態影響的ESD夾)。本發明的其他所欲特徵及特性將結合附圖及本發明的此描述從本發明的隨後詳細描述及隨附申請專利範圍中明白。為便於解釋，本發明之ESD夾的各種實施例針對N型及P型摻雜設置之特定組合(例如NPN雙極性電晶體及PNP雙極性電晶體)而描述，但熟習此技術者將瞭解此並非意欲具限制性且可藉由互換摻雜類型而提供相反類型之器件，其中一PWELL由一NWELL代替，一P型埋入層(PBL)由一N型埋入層(NBL)代替，一P+接觸件、源極、汲極、射極或集極由一N+接觸件、源極、汲極、射極或集極代替，且反之亦然。因此，各種區域為P或N之識別僅出於描述之方便，且更一般而言，此類區域可由以P或N型為一第一導電類型，或由相應為N或P型的第二相反導電類型來識別。
已發現，可藉由使用基於雙極性電晶體(而非MOS電晶體)的ESD保護而避免與出現在I/O 22上的快速操作信號事件有關的假ESD夾接通。此外，出於可靠性之目的，高度希望分開地最佳化觸發電壓Vt1及保持電壓Vh，使得該觸發電壓Vt1可低於核心電路之降級(ESD暫態)電壓且保持電壓可高於核心電路之操作電壓。理想而言，當操作電壓與降級電壓接近時，ESD保護應具有儘可能小的驟回，即，希望使Vh~Vt1。圖5係繪示根據本發明之一實施例的普通ESD夾60之一簡化組合橫截面圖及電示意圖。夾60包括具有上表面612的基板61、具有自表面612之深度621的PWELL 62及具有自表面612之深度641的鄰接或接近的NWELL 64且PN接面65在其等之間。基板61可為N型或P型或者包括其上具有半導體61的一介電質，例如(但不限於)在一絕緣體上覆半導體(SOI)結構中。在各種其他實施例中，圖5之井62、64與圖6之井82、84之導電類型可互換，且本文中使用的指稱(例如)接面65及其他接面之名稱「PN」意欲包含此類變化。定位於PWELL 62中者為自表面612延伸的P+區域66及N+區域67。定位於NWELL 64中者為自表面612延伸的P+區域68及N+區域69。P+區域66、68具有自表面612的深度662且N+區域67、69具有自表面612的深度672。摻雜區域66、67、68、69分別具有導電(例如金屬或矽化物)接觸件661、671、681、691。N+(射極)區域67、具有P+基極接觸區域66的PWELL(基極)62及具有N+集極接觸區域69的NWELL(集極)64形成具有橫向基極寬度Lb(NPN)74的橫向NPN電晶體70。P+(射極)區域68、具有N+基極接觸區域69的NWELL(基極)64及具有P+集極接觸區域66的PWELL(集極)62形成具有橫向基極寬度Lb(PNP)76的橫向PNP電晶體72。基極電阻器Rb(NPN)78耦接於橫向NPN電晶體70的N+射極區域67之接觸件671與P+基極接觸區域66之接觸件661之間。基極電阻器Rb(PNP)79耦接於橫向PNP電晶體72之P+射極區域68之接觸件681與N+基極接觸區域69之接觸件691之間。已發現藉由適當調整基極電阻器78、79及基極寬度74、76，可分開地控制Vt1及Vh。特定而言可減小Vt1且可增加Vh，使得Vh與Vt1接近或實質上相等，使得ESD夾60非常可靠地操作。
圖6係根據本發明之一進一步實施例並繪示額外細節的ESD夾80之類似於圖5之一簡化組合橫截面圖及電示意圖。夾80包括基板78(可為N或P型或一SOI結構)、N型埋入層(NBL)79及厚度811具有上表面812的P型磊晶層81。PWELL 82延伸進入P型磊晶層81中達自表面812之深度821。鄰接或接近的NWELL 84延伸進入P型磊晶層81中達自表面812之深度841並形成與PWELL 82或橫臥於PWELL 82與NWELL 84之間的P型磊晶層81之任何插入部分接界的PN接面85。NWELL 84之深度841(及圖5左側NWELL 84之部分84')希望大致等於P型磊晶層81之厚度811以使得NWELL 84(及NWELL部分84')電耦接於NBL 79。然而，在其他實施例中，可提供一個或多個分開的沉片(sinker)區域(未繪示)以耦接NWELL 84(及NWELL部分84')至NBL 79，或者可省略NBL 79。NWELL部分84、84'可為一單個(例如包纏著的)NWELL區域或者由NBL 79電耦接或藉由表面812上(或上方)之導體電耦接的分開的NWELL區域。任一配置皆有效。定位於PWELL 82中者為具有導電接觸件861之P+區域86及具有導電接觸件871之N+區域87。定位於NWELL 84中者為具有導電接觸件881之P+區域88及具有導電接觸件891之N+區域89。具有接觸件871之N+(射極)區域87、具有P+基極接觸區域86及導電接觸件861的PWELL(基極)82及具有含導電接觸件891之N+集極接觸區域89的NWELL(集極)區域84形成具有橫向基極寬度Lb(NPN)94的橫向NPN電晶體90。具有導電接觸件881之P+(射極)區域88、具有N+基極接觸區域89及導電接觸件891的NWELL(基極)84及具有含導電接觸件861之P+集極接觸區域86的PWELL(集極)區域82形成具有橫向基極寬度Lb(PNP)96的橫向PNP電晶體92。基極電阻器Rb(NPN)98耦接於橫向NPN電晶體90的N+(射極)區域87之導電接觸件871與P+基極接觸區域86之導電接觸件861之間。基極電阻器Rb(PNP)99耦接於橫向PNP電晶體92的P+(射極)區域88之導電接觸件881與N+基極接觸區域89之導電接觸件891之間。圖6之區域或元件81、82、84、85、86、87、88、89、90、92、94、96、98及99類似於圖5之區域或元件61、62、64、65、66、67、68、69、70、72、74、76、78及79。圖5與圖6之厚度及深度621與821、641與841、662與862、672與872等亦類似。圖5與圖6之導電接觸件661與861、671與871、681與881及691與891亦類似。此等類似區域、距離及元件之討論結合圖5而應用於圖6，且反之亦然。
ESD夾80進一步包含NWELL 84中具有深度101之N'WELL區域100。N'WELL區域100使其左側橫向邊緣與PN接面85間隔距離102，PN接面85係在WELL區域82、84之間(或在NWELL區域84與P型磊晶區域81之任何插入部分(未繪示)之間)。希望N'WELL區域100之深度101小於NWELL 84之深度841，且在深度841之約百分之10至百分之100的範圍內有效，更方便而言在深度841之約百分之30至百分之80的範圍內且較佳而言為深度841之約百分之60。希望N'WELL區域100較NWELL 84摻雜重約一數量級。希望ESD夾80亦包含定位於P+區域86之左側的淺溝渠隔離(STI)區域93，其橫跨在PWELL區域82與NWELL區域84'之間之具有寬度814的P型磊晶區域81之部分813而實質朝向圖6之左邊緣處的N+接觸區域89'延伸。STI區域93習知為一介電質，例如(但不限於)為包括氧化矽之一介電質。希望N+區域89'具有導電接觸件891'但在其他實施例中此可省略。在又其他實施例中亦可省略STI區域93。NWELL區域84'(具有或不具有N+接觸件89')可經由NBL 79內部耦接至NWELL區域84，或者在又一實施例中(例如)經由導體104而從導電接觸件891'外部耦接至N+接觸區域89之導電接觸件891及/或至I/O 22。任一配置皆有效。
已發現藉由適當調整基極電阻器Rb(NPN)78、98及Rb(PNP)79、99之值以及基極寬度Lb(NPN)74、94及Lb(PNP)76、96，Vt1及Vh可分開最佳化且藉由降低Vt1及增加Vh而大幅改良ESD夾60、80之可靠操作。圖7繪示為以歐姆為單位之電阻Rb(NPN)之一函數的以伏特為單位之圖6之器件之觸發電壓Vt1的簡化圖105。在獲得圖7之資料中，Rb(PNP)實質上恆定為零歐姆(即在區域88(P+)與89(N+)之間具有一金屬或聚合物之短路)。將注意到Vt1從Rb(NPN)=100歐姆時之約10.8伏特下降至約7.3伏特而Rb(NPN)5000歐姆。在約5千歐姆Rb(NPN)100千歐姆或更大的範圍內，Vt1實質上恆定。
圖8繪示為以微米為單位的NPN電晶體基極長度Lb(NPN)之一函數之以伏特為單位的圖6之器件的保持電壓Vh之一簡化圖106。將注意到Vh對於Lb(NPN)~1微米而言恰在3伏特以下且對於Lb(NPN)~5微米及更高者而言上升至恰在7伏特以上且實質上在約略7伏特以上飽和。因此，藉由選擇Rb(NPN)及Lb(NPN)之適當值，觸發電壓Vt1及保持電壓Vh可實質上獨立地設定且實質上為所獲得的Vh及Vt1之類似值。
圖9繪示就按希望的RB(NPN)及Lb(NPN)之選擇而言圖5及6之ESD夾之電流(以安培為單位)比電壓(以伏特為單位)特性圖107。在此實例中，Rb(NPN)為約20千歐姆而Lb(NPN)為約0.9微米且Rb(PNP)實質上為零歐姆且Lb(PNP)為約1.1微米。將注意到Vt1及Vh實質上具有範圍在約7.6±0.5伏特的類似值。已發現具有實質上類似之Vt1及Vh值的ESD夾60、80在具有窄設計窗的ESD保護應用中(例如操作電壓接近降級電壓處)非常有效。圖9中展示的所希望之行為可使用圖5或6之配置獲得，但選擇Rb(NPN)及Rb(PNP)之適當值以及Lb(NPN)及Lb(PNP)之適當值。希望Rb(NPN)至少在1千歐姆與1百萬歐姆之間，更方便而言，在5千歐姆與100千歐姆之間且較佳而言在10千歐姆與40千歐姆之間。希望Lb(NPN)及Lb(PNP)具有下列值：(i)對於Lb(NPN)而言通常在0.1微米Lb(NPN)10微米之範圍內，更方便而言，在約0.4微米Lb(NPN)5微米之範圍內且較佳而言在0.8微米Lb(NPN)3微米之範圍內，及(ii)對於Lb(PNP)而言通常在0.1微米Lb(PNP)10微米之範圍內，更方便而言在0.4微米Lb(PNP)5微米之範圍內且較佳而言在0.8微米Lb(PNP)3微米之範圍內，但亦可使用其他值。
圖10至20係提供結構310至320的製造之各個階段210至220的圖6之ESD夾的簡化橫截面視圖，其等繪示根據本發明之更多進一步實施例的一較佳製程。在描述裝置80中之各種摻雜區域之形成中，較佳摻雜方法為使用光阻遮罩進行離子植入，但熟習此技術者可瞭解本發明並不僅限於利用離子植入之方法或使用離子植入而形成之器件。可使用任何摻雜方法來獲得所描述之實施例且亦可利用與所選摻雜方法一致的任何遮罩材料。相應地，本文中所說明的摻雜方法意欲說明較佳實施例但不具限制性。
現參考圖10之製造階段210，提供基板78，在該基板78中提供習知的埋入層區域79，其較佳而言係藉由離子植入物412形成。在一較佳實施例中，基板78為具有大約數量級為1E15 cm-3的一摻雜濃度之P型，但亦可使用較高及較低之摻雜濃度且亦可使用SOI結構。埋入層79較佳為具有約1E19 cm-3之一摻雜濃度之N型，但亦可使用較高及較低之摻雜濃度。出於描述方便之目的層79被稱為「NBL 79」，但此並非具有限制性且對於埋入層79之摻雜選擇將取決於由使用者形成之特定器件。得到結構310。現參考圖11之製造階段211，按希望在NBL 79上形成厚度811具有上表面812之磊晶層。在一較佳實施例中，按希望磊晶層81為具有摻雜濃度在數量級約為1E15 cm-3內的P型，其中1E15 cm-3係一較佳中心值，但亦可使用較高或較低的濃度及其他摻雜。在約0.5微米至20微米的範圍內之厚度811有效，更方便而言在約1.5微米至3微米範圍內且較佳而言約為2微米，但亦可使用較大或較小值。得到結構311。現參考圖12之製造階段212，遮罩414塗敷於P型磊晶層81之表面812，使開口415朝向結構311之右側。較佳地結合開口415使用離子植入物416以形成具有自表面812之深度101的摻雜區域100，下文中稱為N'WELL 100。深度101在約0.05微米至21微米之範圍內有效，更方便而言在約0.45微米至3.2微米之範圍內且較佳而言約為1.8微米，但亦可使用較大或較小值。在一較佳實施例中，N'WELL 100在表面812處具有約1E19 cm-3之摻雜濃度，濃度隨深度逐漸變小至在約1.6微米至2.0微米之一深度處為約1E15 cm-3，但亦可使用較淺或較陡的摻雜輪廓。得到結構312。
現參考圖13之製造階段213，移除遮罩414，且以一習知方式形成朝向結構212中之左側的淺溝渠隔離(STI)區域93，例如(但不限於)藉由蝕刻一溝渠進入P型磊晶層81中，用一介電質(例如氧化矽或氮化矽或其等之組合物)填充溝渠且接著平坦化該結構以提供其表面實質上重合於P型磊晶層81之表面812的實質上平坦之STI區域93。STI區域93具有自表面812之深度931，其在約0.1微米至4微米之範圍內有效的，更方便而言在約0.3微米至0.6微米之範圍內且較佳約為0.4微米，但亦可使用較大或較小值。用於形成此類STI區域的方式及方法係此技術中所熟知的且可利用任何此類已知方法。得到結構313。現參考圖14之製造階段214，在磊晶層81之表面812上提供具有開口418之遮罩417，其中開口418按希望部分延伸至STI區域93上且與N'WELL 100隔開。在其他實施例中，可省略至STI區域93上的重疊。植入物419較佳用於在開口418中形成具有自表面812之深度821的PWELL 82。PWELL 82具有約1E17 cm-3的一表面摻雜濃度。PWELL 82按希望具有在約0.2E18 cm-3至1.2E18 cm-3之範圍內的一峰值濃度，其更方便而言在約0.5E18 cm-3至1.0E18 cm-3之範圍內且較佳在表面812以下約0.3微米至2.0微米之深度處(更方便而言在0.5微米至1.7微米處且較佳而言在0.6微米至1.5微米處)約為0.8E18 cm-3至1.0E18 cm-3，但亦可使用其他值。硼係適合用於矽的一摻雜物。得到結構314。
現參考圖15之製造階段215，移除遮罩417且由具有(若干)開口421、421'的遮罩420替代。(若干)開口421、421'可為單一(例如環形)開口或可包括分開的開口。任一配置皆有效。透過開口421、421'提供(例如)磷之離子植入物422以形成NWELL區域84、84'，該NWELL區域84、84'之深度841按希望通常類似於P型磊晶層81之厚度811使得NWELL 84、84'電耦接至NBL 79，但在其他實施例中，可藉由其他方式提供此類連接。NWELL區域84、84'具有約1E17 cm-3至1E18 cm-3之一近表面濃度。NWELL區域84、84'具有在約0.2E18 cm-3至5E18 cm-3之範圍內有效的一峰值濃度，該峰值濃度更方便而言在約0.5E18 cm-3至2E18 cm-3之範圍內且較佳在表面812以下範圍在約0.5微米至2.0微米(更方便而言範圍在約0.7微米至1.5微米且較佳約為0.8微米至1.0微米)的一深度處約為1E18 cm-3。或者以另一方式陳述，NWELL 84之深度841在約0.5微米至21微米的範圍內有效，該深度841更方便而言在約1.5微米至4微米的範圍內且較佳約為3微米，但亦可使用較大或較小值。得到結構315。在製造階段212及215中摻雜步驟之組合的一結果為N'WELL 100比NWELL 84更重程度地摻雜。
現參考圖16之製造階段216，在STI 93上提供電阻性區域424。電阻性區域424隨後用於形成圖6之電阻器Rb(NPN)98且區域424之薄片電阻取決於使用者所需的電阻Rb(NPN)98之數量級而被選擇。多晶矽係用於電阻性區域424的一合適材料之一實例但亦可使用其他薄膜電阻材料。此類材料係此技術中所熟知的。藉由將電阻性區域424置於STI區域93之頂端，可忽略至SC P型磊晶層81及基板78之下伏部分的電耦接。雖然較佳使用電阻性區域424來形成電阻器Rb(NPN)98，但此並非意欲具有限制性，且在其他實施例中對於Rb(NPN)98可使用任何類型之電阻，包含但不限於定位於基板78以內或基板78之上的摻雜區域及相關SC層或區域或者任何類型之薄膜電阻材料，但所得電阻與器件60、80之其餘部分充分隔離以能夠以所希望的方式進行電作用。將由使用者取決於所希望的完成電阻、材料組成區域424之可用薄片電阻及至電連接器上的任何設計規則限制而選擇電阻性區域424之橫向大小。此類設計選擇及與此相關的沈積及遮罩技術在此技術中係熟知的。得到結構316。雖然在圖10至20中僅繪示一個STI區域93及用於形成Rb(NPN)之一個電阻性區域424，熟習此技術者將瞭解亦可在同一STI區域或其他STI區域上提供進一步的電阻性區域以實施Rb(PNP)，其中對於Rb(PNP)而言希望實質上為非零值。
現參考圖17之製造階段217，於SC表面812上沈積並圖案化矽化物阻擋層426。在表面812包括矽處，阻擋層426按希望由接觸SC表面812的氧化矽之第一層緊接著氮化矽之第二層而形成，藉此形成複合矽化物阻擋層426。厚度經選擇以實質上不受在隨後步驟中用於形成區域66、86、67、87、68、88、69、89、89'(參見圖5至6)的離子植入之影響，其中層426亦部分作用為一植入物遮罩。在所繪示的實施例中，層426包括其中具有開口4271、4272、4273、4274、4275(統稱為427)的隔開部分4261、4262、4263及4264。層426及開口427之此等各個部分之位置及間距經選擇使得N+區域87、89、89'及P+區域86、88(參見圖6以及19至20)之位置、寬度及間距由作用為一單個自行對準遮罩的層426決定。以此方式，N+區域87、89、89'及P+區域86、88之位置、寬度及間距不取決於各種隨後植入物或其他摻雜物阻擋遮罩之高精確度對準。由於在較佳實施例中，用於形成此類N+區域及P+區域的植入物具有相當低的能量且具有有限的穿透力，因此由於此類N+及P+區域可通常非常淺(例如約0.5微米)矽化物阻擋層426可相對薄。若希望較高能量及較深穿透或若利用其他摻雜方式來形成此類N+區域及P+區域，則相應地調整層426之厚度。此類調整在熟習此技術者之能力範圍內。得到結構317。
現參考圖18之製造階段218，具有開口429之第一選擇器遮罩428塗敷於結構317之上。層426中的開口4271、4273、4275曝露於遮罩428之開口429中。如器件設計者所希望，N+區域87、89、89'由N型植入物430按希望形成達深度872，其中此類N+區域之位置、寬度及間隔之精確度由層426決定。得到結構318。現參考圖19之製造階段219，移除遮罩428且具有開口433之第二選擇器遮罩432塗敷於結構317上。層426中之開口4272及4274曝露於遮罩432之開口433中。如器件設計者所希望，P+區域86及88按希望由P型植入物434形成達深度862，其中此類P+區域之位置、寬度及間隔之精確度由層426決定。得到結構319。
現參考圖20之製造階段220，連同圖5及6所描述，在表面812及層426上提供具有為厚度435之插入絕緣介電質層IDL1及為厚度436之插入絕緣介電質層IDL2的各種導電(例如金屬或半金屬)通孔及層438、440、442及444以完成至各種N+、P+區域及至電阻性區域424的連接。用於IDL1、IDL2及通孔及導體438至444之材料厚度的適當值及選擇在熟習此技術者能力範圍內且將取決於用於製造器件60、80的製造線中可用的特定製程能力。導體(例如金屬或半金屬或摻雜聚合物)層440通常稱為「金屬-1」且導體(例如金屬或半金屬或摻雜聚合物)層444通常稱為「金屬-2」。現參考圖6及20兩者：(i)個別導電通孔4381、4382提供歐姆電連接至電阻性區域424以形成電阻器98，及(ii)個別導電通孔4383對應於連接861，通孔4384對應於連接871、通孔4385對應於連接881且通孔4386對應於連接891(連接891'在圖20中被忽略以避免使圖式過度混亂)。金屬-1導體層440之部分4402連接通孔4382及4383以耦接電阻器98的一個末端至P+區域86之接觸件861。金屬-1導體層440之部分4404連接通孔4385、881及4386、891以用一實質上低電阻連接而將P+區域88與N+區域89歐姆耦接。如圖6中示意性地可見，通孔部分4421(具有金屬-1之部分4401)耦接電阻器98之第二末端至金屬-2層部分4441，其繼而透過通孔部分4422、金屬-1層440之部分4403及通孔部分4384耦接至N+區域87。金屬-2層部分4441耦接至GND 23。通孔4423耦接金屬-1層部分4404至金屬-2層部分4442，其繼而耦接至I/O 22。得到結構320。結構320提供各種N區域及P區域並完成圖5及6中示意性繪示的電連接。
根據一第一實施例，提供具有一第一終端(22)及一第二終端(23)的一電子器件(10)，該電子器件(10)包括耦接於第一終端(22)與第二終端(23)之間的一電路核心(24)及耦接於第一終端(22)與第二終端(23)之間的至少一個電壓限制器件(11、60、80)，其中該電壓限制器件(11、60、80)包括：一第一雙極性電晶體(70、90)，其具有一第一導電類型的一射極(67、87)、一第二相反導電類型及第一基極寬度(74、94)的一第一基極(62、82)、及第一導電類型的一第一集極(64、84)；及一第二雙極性電晶體(72、92)，其具有第二導電類型的一第二射極(68、88)、第一導電類型及第二基極寬度(76、96)的一第二基極(64、84)、及第二導電類型的一第二集極(62、82)、耦接於第一射極(67、87)與第一基極(62、82)之間的一第一基極電阻(78、98)、耦接於第二射極(68、88)與第二基極(64、84)之間的一第二基極電阻(79、99)，且其中一PN接面(65、85)存在於第一基極(62、82)與第二基極(64、84)之間，且其中第一射極(67、87)耦接至第二終端(23)且第二射極(68、88)耦接至第一終端(22)。根據一進一步實施例，第一基極電阻(78、98)等於或大於約5000歐姆。根據又一進一步實施例，第二基極電阻(79、99)實質上為一短路電路。根據更進一步之實施例，第二基極(64、84)包括摻維密度高於第二基極(64、84)之一其餘部分的一另一區域(100)。根據又更進一步之實施例，第一基極(62、82)亦作為第二集極(62、82)且第二基極(64、84)亦作為第一集極(64、84)。根據又更進一步之實施例，電壓限制器件(11、60、80)之一觸發電壓Vt1與一保持電壓Vh實質上類似。根據另一實施例，第一基極電阻(78、98)及第二基極電阻(79、99)之至少一者為一沈積材料。根據又一實施例，第一基極電阻(78、98)及第二基極電阻(79、99)之至少一者包括一半導體。
根據一第二實施例，具有一電壓限制器件(11、60、80) 耦接於其之一輸入/輸出(I/O)終端(22)與一共同終端(23)之間的一電子器件(10)包括：一第一雙極性電晶體(70、90)，其具有：一第一導電類型的一射極(67、87)、含一第二相反導電類型之一較重程度摻雜接觸區域(66、86)的第一基極寬度(74、94)及第二導電類型之一基極(62、82)，以及含第一導電類型之一較重程度摻雜接觸區域(69、89)的第一導電類型之一集極(64、84)；及一第二雙極性(72、92)電晶體，其與第一雙極性電晶體部分合併且具有：第二導電類型的一射極(68、88)、第二基極寬度(76、94)且含第一導電類型之一較重程度摻雜接觸區域(69、89)的第一導電類型之一基極(64、84)，以及含第二導電類型具有較重程度之一摻雜接觸區域(66、86)的第二導電類型之一集極(62、82)，耦接於第一電晶體(70、90)之射極(67、87)與基極接觸件(66、86)之間的一第一基極電阻(78、98)，耦接於第二電晶體(72、92)之射極(68、88)與基極接觸件(69、89)之間的一第二基極電阻(79、99)，且其中一PN接面(65、85)存在於第一電晶體(70、90)之基極(62、82)與第二電晶體(72、92)之基極(64、84)之間，且其中第一電晶體(70、90)之射極(67、87)或第二電晶體(72、92)之射極(68、88)之一者耦接至共同終端(23)且第一電晶體(70、90)之射極(67、87)或第二電晶體(72、92)之射極(68、88)之另一者耦接至I/O終端(22)。根據一進一步實施例，第一電晶體(70、90)之基極(62、82)與第二電晶體(72、92)之集極(62、82)合併。根據又一進一步實施例，第二電晶體(72、92)之基極(64、84)與第一電晶體(70、90)之集極(64、84)合併。根據更進一步之實施例，第一電晶體(70、90)之基極(62、82)與第二電晶體之集極(62、82)具有相同導電類型。根據又更進一步之實施例，第二電晶體(72、92)之基極(64、84)與第一電晶體(70、90)之集極(64、84)具有相同導電類型。根據又更進一步之實施例，第二基極電阻(79、99)遠小於第一基極電阻(78、98)。
根據一第三實施例，提供形成一電壓限制器件(11、60、80)的方法，該方法包括：提供延伸至一第一表面(612、812)具有一第一導電類型的一第一半導體區域(61、81)的一基板；在第一區域(61、81)中形成具有第一導電類型並從第一表面(612、812)延伸達一第一深度(621、821)的一第一井區域(62、82)；在第一區域中形成具有一第二相反導電類型並從第一表面(612、812)延伸達一第二深度(641、841)的一第二井區域(64、84、84')，其中第一(62、82)及第二(64、84)井區域在位於其等之間的一PN接面(65、85)之相對側上，且其中第一井區域(62、82)經調適以作用為具有一第一類型的第一雙極性電晶體(70、90)之一基極及作用為具有一第二相反類型之一第二雙極性電晶體(72、92)之一集極，且第二井區域(64、84)經調適以作用為第二電晶體(72、92)之一基極及作用為第一電晶體之一集極(70、90)；在第一井區域(62、82)提供第二導電類型之一第一較高摻雜區域(67、87)且在第二井區域(64、84)中提供第二導電類型的一第二較高摻雜區域(69、89)，其中第一較高摻雜區域(67、87)經調適以作用為第一雙極性電晶體(70、90)之一射極且第二較高摻雜區域(69、89)經調適以作為第一電晶體(70、90)之一集極接觸件；在第二井區域(64、84)中提供第一導電類型之一第三較高摻雜區域(68、88)及在第一井區域(62、82)中提供第一導電類型的一第四較高摻雜區域(66、86)，其中第三較高摻雜區域(68、88)經調適以作用為第二雙極性電晶體(72、92)之一射極且第四較高摻雜區域(66、86)經調適以作為第二電晶體(72、92)之一集極接觸件；形成一第一電阻器(78、98)，其電耦接於第一較高摻雜區域(67、87)與第四較高摻雜區域(66、86)之間；以及形成一第二電阻器(79、99)，其耦接於第三較高摻雜區域(68、88)與第二較高摻雜區域(69、89)之間。根據一進一步實施例，提供較高摻雜區域(67、87；69、89；68、88；以及66、86)之步驟使用一共同間隔決定遮罩(426)。根據一又進一步之實施例，該方法進一步包括在第二井區域(64、84)中提供一第三深度(101)的一另一井區域(100)。根據一更進一步之實施例，另一井區域(100)之第三深度(101)小於第二井區域(84)之第二深度(841)。根據一更進一步之實施例，另一井區域(100)摻雜程度重於第二井區域(84)。根據又更進一步之一實施例，方法進一步包括形成下伏第一(82)及第二(84)井區域並電耦接至第二井區域(84)的具有第二導電類型之一埋入層(79)。
雖然在本發明先前詳細描述中已呈現至少一個例示性實施例，但應瞭解存在大量變化。亦應瞭解(諸)例示性實施例僅為實例，且並非意欲以任何方式限制本發明之範圍、應用性或組態。而是，先前詳細描述為熟習此技術者提供用於實施本發明之一例示性實施例的一方便途徑，應瞭解在不脫離如所隨附之申請專利範圍及其等之法律均效物中所陳述的本發明之範圍下可對一例示性實施例中描述的元件之功能及配置進行各種改變。
10．．．電路
11．．．靜電放電保護器件
20．．．半導體基板
21．．．ESD夾
22．．．輸入/輸出終端(I/O)
23．．．共同終端
24．．．核心電路
25．．．雙極性電晶體
26．．．射極
27．．．集極
28．．．基極
30．．．NMOS電晶體
31．．．源極
32．．．汲極
33．．．閘極
34．．．寄生閘極-汲極電容
35．．．閘極源極電阻器
36．．．主體源極電阻器
37．．．突崩電流源極
40．．．PWELL
41．．．N+區域
42．．．基極
44．．．通道區域
46．．．P+接觸區域
60．．．ESD夾
61．．．基板
62．．．井
64．．．井
65．．．接面
66．．．P+基極接觸區域
67．．．N+射極接觸區域
68．．．P+射極接觸區域
69．．．N+基極接觸區域
70．．．雙極性電晶體
72．．．雙極性電晶體
74．．．寬度
76．．．寬度
78．．．基極電阻器
79．．．基極電阻器
80．．．ESD夾
81．．．P型磊晶層
82．．．PWELL/基極
84．．．井(NWELL)
84'．．．NWELL 84之部分
85．．．PN接面
86．．．P+區域
87．．．N+區域
88．．．射極
89．．．N+區域
89'．．．N+區域
90．．．雙極性電晶體
92．．．雙極性電晶體
93．．．淺溝渠隔離(STI)區域
94．．．寬度
96．．．寬度
98．．．基極電阻器
99．．．基極電阻器
100．．．N'WELL區域
101．．．N'WELL區域之深度
102．．．距離
104．．．導體
111．．．齊納二極體
210．．．製造階段
211．．．製造階段
212．．．製造階段
213．．．製造階段
214．．．製造階段
215．．．製造階段
216．．．製造階段
217．．．製造階段
218．．．製造階段
219．．．製造階段
220．．．製造階段
310．．．結構
311．．．結構
312．．．結構
313．．．結構
314．．．結構
315．．．結構
316．．．結構
317．．．結構
318．．．結構
319．．．結構
320．．．結構
412．．．離子植入物
414．．．遮罩
415．．．開口
416．．．離子植入物
417．．．遮罩
418．．．開口
419．．．植入物
420．．．遮罩
421．．．開口
421'．．．開口
422．．．離子植入物
424．．．電阻性區域
426．．．矽化物阻擋層
427．．．開口
428．．．第一選擇器遮罩
429．．．開口
430．．．N型植入物
432．．．第二選擇器遮罩
433．．．開口
434．．．P型植入物
435．．．厚度
436．．．厚度
438．．．導電通孔及導電層
440．．．金屬-1導體層
442．．．導電通孔及層
444．．．導電通孔及層
612．．．表面
621．．．深度
641．．．深度
661．．．導電接觸件
662．．．深度
671．．．導電接觸件
672．．．深度
681．．．導電接觸件
691．．．導電接觸件
811．．．厚度
812．．．表面
813．．．P型磊晶區域81之部分
814．．．寬度
821．．．深度
841．．．深度
861．．．導電接觸件
862．．．深度
871．．．導電接觸件
872．．．深度
881．．．導電接觸件
891．．．導電接觸件
891'．．．導電接觸件
931．．．深度
4261．．．隔開部分
4262．．．隔開部分
4263．．．隔開部分
4264．．．隔開部分
4271．．．開口
4272．．．開口
4273．．．開口
4274．．．開口
4275．．．開口
4381．．．通孔
4382．．．通孔
4383．．．通孔
4384．．．通孔
4385．．．通孔
4386．．．通孔
4401．．．金屬-1 440之部分
4402．．．金屬-1 440之部分
4403．．．金屬-1 440之部分
4404．．．金屬-1 440之部分
4421．．．通孔部分
4422．．．通孔部分
4423．．．通孔
4441．．．金屬-2層部分
4442．．．金屬-2層部分
圖1係使用一ESD夾保護電路核心免受靜電放電(ESD)事件的一廣義ESD保護電路的一簡化電示意圖；
圖2係繪示一先前技術ESD夾之內部組件的一簡化電示意圖；
圖3係根據先前技術實施於一半導體基板中的圖2之ESD夾之一簡化組合電示意圖及橫截面視圖；
圖4係圖2及3之ESD夾的一典型電流一電壓特性之一圖解；
圖5係根據本發明之一實施例繪示的一普通ESD夾之內部組件的一簡化組合電示意圖及橫截面示意圖；
圖6係根據本發明之一進一步實施例且繪示額外細節的一ESD夾之類似於圖5之一簡化組合電示意圖及橫截面視圖；
圖7係作為以歐姆為單位的NPN電晶體基極電阻RB(NPN)之一函數的圖6之器件的以伏特為單位的觸發電壓Vt1之一簡圖；
圖8係作為以微米為單位的NPN電晶體基極長度Lb(NPN)之一函數的圖6之器件以伏特為單位的保持電壓Vh之一簡圖；
圖9係具有RB(NPN)及Lb(NPN)之所需選擇的圖6之ESD夾之電流(以安培為單位)對電壓(以伏特為單位)特性圖；及
圖10至20係處於各個製造階段的圖6之ESD夾之簡化橫截面視圖，其等繪示根據本發明之進一步實施例的一較佳製程。
22．．．輸入/輸出終端(I/O)
23．．．共同終端
60．．．ESD夾
61．．．基板
62．．．井
64．．．井
65．．．接面
66．．．P+基極接觸區域
67．．．N+射極接觸區域
68．．．P+射極接觸區域
69．．．N+基極接觸區域
70．．．雙極性電晶體
72．．．雙極性電晶體
74．．．寬度
76．．．寬度
78．．．基極電阻器
79．．．基極電阻器
612．．．表面
621．．．深度
641．．．深度
661．．．導電接觸件
662．．．深度
671．．．導電接觸件
672．．．深度
681．．．導電接觸件
691．．．導電接觸件

Claims (20)

  1. 一種電子器件，其具有一第一終端及一第二終端，其包括：一電路核心，其耦接於該第一終端與該第二終端之間；及至少一電壓限制器件，其耦接於該第一終端與該第二終端之間，其中該電壓限制器件包括：一第一雙極性電晶體，其具有一第一導電類型的一射極，一第二相反導電類型及第一基極寬度的一第一基極以及該第一導電類型的一第一集極；及一第二雙極性電晶體，其具有該第二導電類型的一第二射極、具有一第二基極寬度及一第一摻雜密度之該第一導電類型的一第二基極之一第一部分、位於該第二基極之該第一部分中且具有該第一導電類型及高於該第一摻雜密度之一第二摻雜密度之該第二基極之一另一部分、及該第二導電類型的一第二集極；一第一基極電阻，其耦接於該第一射極與該第一基極之間；一第二基極電阻，其耦接於該第二射極與該第二基極之間；且其中一PN接面存在於該第一基極與該第二基極之間；且其中該第一射極耦接至該第二終端，且該第二射極耦接至該第一終端。
  2. 如請求項1之器件，其中該第一基極電阻等於或大於約5000歐姆。
  3. 如請求項1之器件，其中該第二基極電阻實質上為一短路電路。
  4. 一種電子器件，其具有一第一終端及一第二終端，其包括：一電路核心，其耦接於該第一終端與該第二終端之間；及至少一電壓限制器件，其耦接於該第一終端與該第二終端之間，其中該電壓限制器件包括：一第一雙極性電晶體，其具有一第一導電類型的一射極、一第二相反導電類型及第一基極寬度的一第一基極、以及該第一導電類型的一第一集極；及一第二雙極性電晶體，其具有該第二導電類型的一第二射極、該第一導電類型及一第二基極寬度的一第二基極及該第二導電類型的一第二集極，其中該第二基極包括具有一摻雜密度高於該第二基極之其餘部分的一另一區域；一第一基極電阻，其耦接於該第一射極與該第一基極之間；一第二基極電阻，其耦接於該第二射極與該第二基極之間；且其中一PN接面存在於該第一基極與該第二基極之間；且 其中該第一射極耦接至該第二終端，且該第二射極耦接至該第一終端。
  5. 如請求項4之器件，其中該第一基極亦用作該第二集極而該第二基極亦用作該第一集極。
  6. 如請求項4之器件，其中該電壓限制器件之一觸發電壓Vt1及一保持電壓Vh實質上類似。
  7. 如請求項4之器件，其中該第一基極電阻及該第二基極電阻之至少一者為一沈積材料。
  8. 如請求項4之器件，其中該第一基極電阻及該第二基極電阻之至少一者包括一半導體。
  9. 一種電子器件，其具有耦接於該電子器件之一輸入/輸出(I/O)終端與一共同終端之間的一電壓限制器件，該電子器件包括：一第一雙極性電晶體，其具有：一第一導電類型的一射極、具有一第二相反導電類型之一較重程度摻雜接觸區域的第一基極寬度及該第二導電類型之一基極，以及具有該第一導電類型之一較重程度摻雜接觸區域的該第一導電類型之一集極；及一第二雙極性電晶體，其與該第一雙極性電晶體部份地合併且具有：該第二導電類型的一射極、具有該第一導電類型之一較重程度摻雜接觸區域的第二基極寬度及該第一導電類型之一基極，以及具有該第二導電類型之一較重程度摻雜接觸區域的該第二導電類型之一集極；一第一基極電阻，其耦接於該第一雙極性電晶體之該 射極與該基極之該接觸區域之間；一第二基極電阻，其耦接於該第二雙極性電晶體之該射極與該基極之該接觸區域之間；且其中一PN接面存在於該第一雙極性電晶體之該基極與該第二雙極性電晶體之該基極之間；且其中該第一雙極性電晶體之該射極或該第二雙極性電晶體之該射極之一者耦接至該共同終端且該第一雙極性電晶體之該射極或該第二雙極性電晶體之該射極之另一者耦接至該I/O終端。
  10. 如請求項9之器件，其中該第一雙極性電晶體之該基極與該第二雙極性電晶體之該集極合併。
  11. 如請求項9之器件，其中該第二雙極性電晶體之該基極與該第一雙極性電晶體之該集極合併。
  12. 如請求項9之器件，其中該第一雙極性電晶體之該基極與該第二雙極性電晶體之該集極具有相同的導電類型。
  13. 如請求項9之器件，其中該第二雙極性電晶體之該基極與該第一雙極性電晶體之該集極具有相同的導電類型。
  14. 如請求項9之器件，其中該第二基極電阻遠小於該第一基極電阻。
  15. 一種形成一電壓限制器件之方法，其包括：提供一基板，該基板具有延伸至一第一表面的一第一導電類型之一第一半導體區域；形成在該第一區域中且從該第一表面延伸達一第一深度的該第一導電類型之一第一井區域； 形成在該第一區域中且從該第一表面延伸達一第二深度的一第二相反導電類型之一第二井區域，其中該第一井區域及該第二井區域在位於其等之間之一PN接面的相對側上；且其中該第一井區域經調適以作用為具有一第一類型之一第一雙極性電晶體之一基極及具有一第二相反類型之一第二雙極性電晶體之一集極，且該第二井區域經調適以作用為該第二電晶體之一基極及該第一電晶體之一集極；在該第一井區域中提供該第二導電類型的一第一較高摻雜區域且在該第二井區域中提供該第二導電類型的一第二較高摻雜區域，其中該第一較高摻雜區域經調適以作用為該第一雙極性電晶體之一射極且該第二較高摻雜區域經調適以用作該第一電晶體之一集極接觸件；在該第二井區域中提供該第一導電類型的一第三較高摻雜區域且在該第一井區域中提供該第一導電類型的一第四較高摻雜區域，其中該第三較高摻雜區域經調適以作用為該第二雙極性電晶體之一射極，且該第四較高摻雜區域經調適以用作該第二電晶體之一集極接觸件；形成一第一電阻，其電耦接於該第一較高摻雜區域與該第四較高摻雜區域之間；及形成一第二電阻，其電耦接於該第三較高摻雜區域與該第二較高摻雜區域之間。
  16. 如請求項15之方法，其中提供該等較高摻雜區域之該等步驟使用一共同間隔決定遮罩。
  17. 如請求項15之方法，其進一步包括在該第二井區域中提供一第三深度之一另一井區域。
  18. 如請求項17之方法，其中該另一井區域之該第三深度小於該第二井區域之該第二深度。
  19. 如請求項18之方法，其中該另一井區域摻雜程度重於該第二井區域。
  20. 如請求項19之方法，其進一步包括形成下伏於該第一井區域及該第二井區域並電耦接於該第二井區域的該第二導電類型之一埋入層。
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