TW201423951A - 形成靜電放電器件及其結構之方法 - Google Patents

形成靜電放電器件及其結構之方法 Download PDF

Info

Publication number
TW201423951A
TW201423951A TW102140928A TW102140928A TW201423951A TW 201423951 A TW201423951 A TW 201423951A TW 102140928 A TW102140928 A TW 102140928A TW 102140928 A TW102140928 A TW 102140928A TW 201423951 A TW201423951 A TW 201423951A
Authority
TW
Taiwan
Prior art keywords
semiconductor region
semiconductor
transistor
region
forming
Prior art date
Application number
TW102140928A
Other languages
English (en)
Other versions
TWI605563B (zh
Inventor
David D Marreiro
Yu-Peng Chen
Ralph Wall
Umesh Sharma
Harry Yue Gee
Original Assignee
Semiconductor Components Ind
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Ind filed Critical Semiconductor Components Ind
Publication of TW201423951A publication Critical patent/TW201423951A/zh
Application granted granted Critical
Publication of TWI605563B publication Critical patent/TWI605563B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
    • H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
    • H01L29/7416—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode the device being an antiparallel diode, e.g. RCT

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Emergency Protection Circuit Devices (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

在一實施例中，靜電放電(ESD)器件經組態以包含協助形成該ESD器件之一觸發之一觸發器件。該觸發器件經組態以回應於一輸入電壓具有不小於該ESD器件之該觸發值之一值而啟動一電晶體或一SCR之一電晶體。

Description

形成靜電放電器件及其結構之方法
本發明大致係關於電子器件且更特定言之係關於半導體、其結構及形成半導體器件之方法。
在過去，半導體行業利用不同方法及結構以形成靜電放電(ESD)保護器件。在一些應用中，ESD器件可用於保護連接至可以3Gbps以上之高資料速率運作之高速串列資料介面(諸如HDMI、USB3.0及類似介面)之電路。用於保護信號線之ESD器件通常應具有低電容及插入損耗以維持信號完整性。信號線上之正常運作電壓位準隨技術進步而繼續降低。一些先前ESD保護電路在ESD瞬變期間具有相對較高箝位電壓且亦可具有相對較高動態電阻(Rdyn)。高箝位電壓可導致損壞連接至信號線之收發器及/或其他器件。
因此，需具有一種靜電放電(ESD)器件，其具有低電容、對正及負ESD事件反應、具有低箝位電壓、製作中易於控制、具有可被控制的箝位電壓及/或具有低動態電阻。
12‧‧‧輸入端子/輸入端
14‧‧‧輸入二極體
15‧‧‧靜電放電(ESD)保護器件/ESD器件
16‧‧‧元件
17‧‧‧電晶體
18‧‧‧電晶體
19‧‧‧電阻器
20‧‧‧端子/共同回線
21‧‧‧臨限器件/觸發器件
22‧‧‧節點
24‧‧‧導體
25‧‧‧基板
26‧‧‧區域
28‧‧‧層
29‧‧‧區域
30‧‧‧基板
32‧‧‧區域
33‧‧‧區域
34‧‧‧區域
36‧‧‧區域
37‧‧‧結構
38‧‧‧結構
39‧‧‧結構
40‧‧‧隔離區域
41‧‧‧隔離區域
42‧‧‧結構
43‧‧‧半導體區域
45‧‧‧距離
47‧‧‧開口
49‧‧‧導體
50‧‧‧導體之另一部分
51‧‧‧絕緣體/介電
53‧‧‧導體
55‧‧‧導體
56‧‧‧導體
61‧‧‧開口
62‧‧‧開口
63‧‧‧開口
80‧‧‧靜電放電(ESD)保護器件/ESD器件
81‧‧‧輸入端子/輸入端
82‧‧‧第二端子
84‧‧‧二極體
85‧‧‧二極體
88‧‧‧齊納二極體
89‧‧‧雙極電晶體器件
91‧‧‧電晶體
92‧‧‧觸發器件
101‧‧‧區域
104‧‧‧N型半導體區域
105‧‧‧P型半導體區域
112‧‧‧隔離結構
113‧‧‧隔離結構
114‧‧‧隔離區域
115‧‧‧隔離區域
119‧‧‧半導體區域
125‧‧‧靜電放電(ESD)保護器件/ESD器件
128‧‧‧電晶體
129‧‧‧電晶體
130‧‧‧觸發器件
131‧‧‧電阻器
133‧‧‧器件
134‧‧‧齊納二極體
140‧‧‧區域
141‧‧‧區域
142‧‧‧區域
146‧‧‧半導體區域
VC‧‧‧箝位電壓
VT‧‧‧觸發電壓
圖1示意繪示根據本發明之靜電放電(ESD)保護器件或ESD器件之一部分的實施例；圖2係根據本發明之圖1之ESD器件之V-I特性之實例的曲線圖；圖3繪示根據本發明之圖1之ESD器件之一部分之實施例之實例的 放大平面圖；圖4繪示根據本發明之圖1及圖3之ESD器件之截面圖之實施例的實例；圖5繪示根據本發明之處於形成ESD器件之方法之實施例之實例之一階段上之圖1及圖3至圖4之ESD器件的截面圖；圖6繪示根據形成根據本發明之圖1及圖3至圖4之ESD器件之方法之實施例之實例的後續形成階段；圖7繪示根據形成根據本發明之圖1及圖3至圖4之ESD器件之方法之實施例之實例的另一形成階段；圖8示意繪示根據本發明之作為圖1及圖3至圖7之ESD器件之替代實施例之另一ESD器件之一部分的實施例；圖9係繪示根據本發明之圖8之ESD器件之V-I特性之實例的曲線圖；圖10繪示根據本發明之圖8之ESD器件之截面圖之實施例的實例；圖11示意繪示根據本發明之作為圖8及圖10之ESD器件之替代實施例之另一ESD器件之一部分的實施例；圖12示意繪示根據本發明之作為圖1、圖3至圖8及圖10至圖11之ESD器件之替代實施例之另一ESD器件之一部分的實施例；及圖13繪示根據本發明之圖12之ESD器件之截面圖之實施例的實例。
為(諸)闡釋之簡單及明瞭起見，圖式中之元件不一定按比例繪製，除非另有規定，元件之一些可能為闡釋之目的而誇大且不同圖式中之相同參考數字指示相同元件。此外，為描述之簡單起見省略眾所周知之步驟及元件之描述及細節。如本文中所使用，載流電極意指攜載電流穿過器件之器件之元件，諸如MOS電晶體之源極或汲極或雙極 電晶體之射極或集極或二極體之陰極或陽極及控制穿過器件之電流之器件之元件，諸如MOS電晶體之閘極或雙極電晶體之基極。雖然在本文中將器件說明為特定N通道或P通道器件或特定N型或P型摻雜區域，但是一般技術者應瞭解補充器件根據本發明亦可行。一般技術者瞭解導電類型指的是傳導透過其發生之機制，諸如透過電洞或電子之傳導，因此且導電類型並非指的是摻雜濃度而是摻雜類型，諸如P型或N型。一般技術者應瞭解如本文中所使用之涉及電路運作之詞期間、同時及時並非意指行動在起始行動時立即發生之精確術語而是可能存在由初始行動起始之反應之間之一些小的但合理的延遲，諸如不同傳播延遲。此外，術語同時意指特定行動至少在起始行動之持續時間之一些部分內發生。詞大約或實質上之使用意指元件之值具有預計接近規定值或位置之參數。但是，如此項技術中已知，總是存在微小變化，其等阻止值或位置完全如所述。此項技術中已知高達至少百分之十(10%)(及對於半導體摻雜濃度而言高達百分之二十(20%))之變化係偏離精確如所述之理想目標之合理變化。當參考信號之狀態使用時，術語「確證」意指信號之活動狀態且術語「否定」意指信號之非活動狀態。信號之實際電壓值或邏輯狀態(諸如「1」或「0」)取決於使用正邏輯或負邏輯。因此，確證取決於使用正邏輯或負邏輯可為高電壓或高邏輯或低電壓或低邏輯且否定取決於使用正邏輯或負邏輯可為低電壓或低狀態或高電壓或高邏輯。本文中，使用正邏輯慣例，但是熟習此項技術者瞭解亦可使用負邏輯慣例。技術方案或/及實施方式中之術語第一、第二、第三及類似術語如在元件之名稱之一部分中使用係用於區分類似元件且不一定用於以排序、以時間、以空間或以任意其他方式描述次序。應瞭解如此使用之術語在適當環境下可互換且本文中所述之實施例能夠以除本文所述或所示以外之其他次序運作。為圖式之明瞭起見，器件結構之摻雜區域被繪示為具有大致直線 邊緣及精確角度邊角。但是，熟習此項技術者瞭解歸因於摻雜劑之擴散及活化，摻雜區域之邊緣通常可能並非直線且邊角可能並非精確角度。
此外，描述繪示單元設計(其中主體區域係複數個單元區域)而非單體設計(其中主體區域由形成為長形型樣，通常蛇形型樣之單個區域組成)。但是，本描述旨在適用於單元實施方式及單個基底實施方式。
圖1示意繪示具有低箝位電壓、低電容及低動態電阻之靜電放電(ESD)保護器件或ESD器件15之一部分的實施例。器件15包含兩個端子(輸入端子或輸入端12)及第二端子(諸如共同回線20)。器件15經組態以在輸入端12與端子20之間提供ESD保護及在其間形成低箝位電壓。器件15亦組態為在輸入端12與端子20之間具有低電容。
器件15包含輸入二極體14、形成為矽控整流器(SCR)之組態之兩個電晶體17及18及臨限器件或觸發器件21。SCR組態藉由元件16以一般方式繪示。在一實施例中，器件21可形成為齊納二極體，但在其他實施例中，器件21可為形成觸發電壓之其他器件，諸如P-N二極體或一組串聯P-N二極體。
在正常運作中，作為非限制實例，器件15被偏壓至正常運作電壓，諸如介於大約器件21之觸發電壓與大約十分之八伏(0.8V)至三又十分之三伏(3.3V)之間之電壓，諸如藉由施加偏壓電壓至輸入端12及施加接地參考電壓至端子20。由於下文所述之器件15之特性，當輸入端12與端子20之間之電壓在正常運作電壓內變化時，器件15之電容保持低。但是，熟習此項技術者應瞭解ESD器件之電容按慣例用跨器件施加之零伏指定。此零電壓狀態通常被稱作零偏壓狀態。如將在下文中進一步所見，在此零偏壓狀態下，器件15之下文所述之低電容特徵 針對二極體14及器件15形成非常低的電容值。
圖2係繪示器件15之例示性實施例之運作期間之V-I特性之實例之曲線圖71。橫座標指示輸入端12與端子20之間之電壓且縱座標指示至輸入端12之電流流動。標記為Vt之點繪示器件15之觸發電壓之實例。此描述參考圖1及圖2。
在正ESD期間，輸入端12與端子20之間之電壓增大。隨著輸入端12上之ESD電壓增大但小於器件15之觸發電壓，低值ESD電流可從輸入端12流動至端子20。此ESD電流在圖2中繪示為零(0)伏電壓與點Vt之間之電流值。ESD電流之第一部分可經由電晶體17之射極-基極接面及器件21之反向偏壓結而從輸入端12流動至電晶體17之基極及流動至端子20。來自輸入端12之ESD電流之第二部分可因正常電晶體效應而從輸入端12流動且穿過電晶體17之射極至集極。
當輸入端12上之電壓達到器件21因此器件15之觸發電壓(諸如繪示在點Vt上)時，器件21變為啟動且開始傳導大電流。對於器件21之齊納二極體之實施例，輸入端12上之電壓達到齊納電壓且齊納二極體可開始以雪崩模式運作以傳導大電流。穿過器件21之增大之電流流動啟動電晶體17，其導致電晶體18開始傳導大電流。在一實施例中，電晶體17可組態為具有大電流增益以促進此運作。穿過電晶體17之增大之電流流動流動穿過電阻器19至端子20。電流流動增大跨電阻器19之電壓降，其最終變得大至足以啟動電晶體18。電晶體18隨後亦從電晶體17之基極傳導電流至端子20。
在電晶體17及18兩者啟動的情況下，自持傳導路徑可形成，諸如形成在SCR中。此傳導路徑可從輸入端12攜載ESD電流之整體穿過電晶體17之射極-基極結及穿過電晶體18，其等兩者現以實質飽和狀態運作。跨輸入端12至端子20之電壓降減小至器件15之箝位電壓(Vc)，其如藉由曲線71繪示在電壓Vc上。從輸入端12至端子20之電壓 變為電晶體17之射極-基極電壓降及電晶體18之飽和電壓。如曲線71所示，此電壓通常比器件15之觸發電壓(Vt)小得多。在一實施例中，箝位電壓(Vc)可為兩伏(2V)或更小。因此，在ESD事件期間，器件15可有效將輸入端12箝位至安全、低電壓位準。
當ESD脈衝終止且多數ESD電荷已被傳導至端子20時，至輸入端12中之ESD電流可達到較低值，其被稱作保持電流(IH)。此保持電流通常係在ESD事件消散時繼續流動達一時間週期之ESD電流。保持電流可能不足以使電晶體18保持啟動。當ESD脈衝進一步衰減時，輸入端12上之電壓可能減至小於器件15之觸發電壓(Vt)之值，諸如小於器件21之觸發電壓。由於輸入端12上之減小之電壓，器件21不再傳導電流且電晶體17亦變為停用。因此，器件15實質上終止傳導電流並返回實質非傳導狀態。熟習此項技術者應瞭解器件15可在實質非傳導狀態期間傳導一些值之漏電流。在此電壓下，穿過器件21之漏電流可能非常低。在一實施例中，電晶體17可形成為具有電流增益使得正常運作模式中之電晶體17之集極電流可實質小於針對其中使用器件15之系統之漏電流規格。
在正常運作中，當不存在ESD脈衝時，器件15針對小於觸發電壓(Vt)之輸入電壓(諸如輸入端12與端子20之間之電壓)保持實質非傳導。
當負極性ESD事件發生時，輸入端12上之電壓相對於回線20變為負的，其導致二極體14正向偏壓，同時使電晶體17之射極基極結反向偏壓。因此，電晶體17被停用，且無電流流動穿過其射極端子。所有ESD電流在二極體14之正向運作區域中被傳導穿過二極體14，其在負ESD事件期間為器件15提供從回線20至輸入端12之低箝位電壓。
在一實施例中，器件21(因此器件15)形成為具有大於大約三又十分之三伏(3.3V)之觸發電壓，其可為針對諸如高速傳輸線、HDMI信 號等之應用之典型供應電壓。對於此一實施例，器件15之漏電流可能不大於大約一(1)微安。在另一實施例中，器件21可形成為具有大約五伏至十伏(5V至10V)之觸發電壓。
圖3繪示器件15之一部分之實施例之實例的放大平面圖。
圖4繪示沿著截面線4-4之器件15之截面圖之實施例的實例。此描述參考圖1至圖4。器件15形成在半導體基板30上。基板30可包含體半導體基板25及可形成在基板25上之第一半導體層28。半導體區域26可形成在形成層28之摻雜劑及基板25之摻雜劑之介面附近以形成器件21之齊納二極體實施例。隔離結構38及42及選用結構39可形成以將層28之部分彼此隔離。結構42可形成為具有周邊之閉合多邊形，該周邊具有圍封或圍繞層28之一部分之開口，因此結構42可被視作多重連接域。類似地，結構38可形成為具有另一周邊之另一閉合多邊形，該周邊具有圍封或圍繞層28之另一部分之開口，因此結構38亦可被視作多重連接域。如將在下文中進一步說明，選用結構39可形成以圍封層28之額外部分。對於省略結構39之實施例，區域41可在結構42與結構38之間延伸。結構42及38及/或39之各者可被視作阻隔結構，其使器件15之閉合部分與其他部分之間之電耦合最小化。舉例而言，結構38形成其中形成二極體14之隔離區域40，且結構42形成其中形成電晶體17至18及器件21之隔離區域41。熟習此項技術者應瞭解在多數實施例中，結構42亦圍繞及圍封區域40。圖3繪示結構38及42之多重連接特性。雖然器件15在本文中被繪示及說明為圓形器件(諸如圍繞二極體14及/或區域43對稱)，但是熟習此項技術者應瞭解結構38、39及42亦可形成為線性或蛇形拓撲，其中結構38、39及42之一者或所有垂直於圖4之頁面延伸且在一些點上亦跨圖4之平面側向延伸以形成圍封層28之一部分之平行四邊形。
導體24可形成在基板25之相對表面(舉例而言，底部表面)上以促 進形成至器件15(諸如作為齊納二極體之器件21之實施例中之齊納二極體)之元件之低電阻連接。
器件15亦包含形成在區域41內之半導體區域29，諸如被結構42圍封之層28之部分。區域29形成電晶體17之集極及電晶體18之基極，因此其間之連接。半導體區域34形成在區域29內以形成電晶體18之射極。另一半導體區域36可形成在區域29以協助形成至區域29之低電阻電連接。如區域36之此等區域通常被稱作接觸區域。透過區域36及區域29製作至電晶體18之基極之電連接。介於區域36與同區域34之接面之間之區域29之部分形成電阻器19。半導體區域32可形成在區域41中且在區域29外部使得區域32與區域29分隔開。在一實施例中，區域32與區域29側向間隔開。區域32形成電晶體17之射極。
如將在下文中進一步所見，選用半導體區域33亦可形成在區域41內以協助控制電晶體17之增益。區域33可形成為與區域29之邊緣相距距離45且使得區域33之至少一部分定位在區域29與32之間。在一些實施例中，距離45可為零使得區域33可鄰接或延伸至區域29中。在另一實施例中，距離45之值可導致區域33與區域29分隔開，諸如側向分隔開。隨著距離45之值減小，其降低電晶體17之集極-基極結之擊穿電壓，其亦改變器件15之觸發電壓(Vt)。因此，改變距離45促進改變觸發電壓而無需改變互連之實際結構及器件15之器件結構(距離45除外)。
二極體14可形成在區域40中。半導體區域43可形成在層28內且可經定位使得區域40之周邊，諸如層28之表面上之周邊完全被結構38圍繞。區域40內之層28與基板25之介面形成二極體14。在多數實施例中，區域43形成摻雜區域，其促進在區域40內之部分區域28與導體53之間形成低電阻電接觸(通常被稱作歐姆接觸)。區域43通常具有非常淺的深度以協助減小二極體14之電容。由於結構38延伸穿過層28，故 其減小區域43附近之層28之量，藉此協助減小二極體14之電容。結構38亦協助將區域26與區域40隔離，藉此進一步協助減小二極體14之電容。在一實施例中，層28之摻雜濃度形成為不大於大約1E13以使輸入電容最小化。在另一實施例中，層28之峰值摻雜濃度形成為大約1E13。在另一實施例中，層28之摻雜濃度可介於1E12與1E14之間。由於結構42延伸穿過層28且穿過區域26，故其協助使器件15之漏電流最小化，諸如從區域26至區域25。熟習此項技術者瞭解在一些實施例中，可能難以判定區域26之外邊緣如虛線所示定位之處。在此一實施例中，選用結構39可定位在結構38與區域32之間以協助形成區域41且結構38可用於將區域40及二極體14與區域26隔離。
在一實施例中，區域43具有大於層28之峰值摻雜濃度之峰值摻雜濃度。在另一實施例中，區域43之峰值摻雜濃度大於基板25之摻雜濃度。
在一實施例中，基板25係P型而層28及區域26係N型。針對此實施例，區域29及36可為P型，區域33及34可為N型，且區域32可為P型。通常，區域26之摻雜濃度可能大於層28之摻雜濃度。層28之摻雜濃度可能較低以協助減小輸入端12與回線20之間之器件15之輸入電容。層28之較低摻雜濃度可能導致電晶體17具有高增益。區域33可協助控制電晶體17之增益。區域33通常具有高摻雜濃度以減小電晶體17之增益。區域33亦可協助使沿著層28之表面之寄生傳導最小化。區域33可形成為與區域29相距距離45以使對電晶體17之基極-集極擊穿電壓的任意影響最小化。區域33亦可形成為與區域32相距一距離以使電晶體17之射極-基極結電容最小化。
在一實施例中，基板25形成有P型導電性，其具有大約1E18至1E19之摻雜濃度。在此實施例中，區域26形成為具有大約1E17至1E19之摻雜濃度之N型。在一實施例中，區域29形成為具有大約1E16 至1E17之峰值摻雜濃度之P型區域且區域32至34及43具有大約1E19至1E20之峰值摻雜濃度。區域36可具有大約1E19至1E20之峰值摻雜濃度。
器件15亦可包含基板25與基板30之表面上之元件之間之低電阻接觸。低電阻電連接可包含導體49，該導體49之一部分形成在延伸穿過層28至基板25之表面之一部分之開口中。開口中之導體49之部分實體及電接觸基板25之部分且形成至其之低電阻電連接。導體49之另一部分50在從開口內延伸至基板30之表面上且形成至器件15之元件之低電阻電連接。舉例而言，部分50可形成低電阻電連接至區域29至區域36或可形成至區域34之低電阻電連接。導體49減小器件15之動態電阻，其在ESD電流傳導期間減小跨器件15存在之殘餘電壓。減小之電壓保護連接至器件15之系統不受ESD損壞影響。在一實施例中，區域32形成SCR之陽極，區域34形成SCR之陰極且區域29形成SCR之閘極。
為了促進器件15之上文所述之功能性，輸入端12通常連接至二極體14之陰極及電晶體17之射極。端子20通常連接至二極體14之陽極及器件21之陽極、電阻器19之第一端子及電晶體18之射極。電晶體18之集極通常連接至器件21之陰極及電晶體17之基極。電晶體17之集極通常連接至節點22、電晶體18之基極及電阻器19之第二端子。
圖5繪示處於形成器件15之方法之實施例之實例之一階段上之器件15的截面圖。摻雜區域可形成在將形成區域26之位置附近之基板25之第一表面之一部分中。通常，層28隨後形成在基板25之第一表面上。在層28形成期間，形成在基板25之第一表面上之摻雜劑可外擴散至基板25及層28中以形成區域26。在其他實施例中，區域26可諸如在層28形成期間藉由其他方法形成，或藉由舉例而言分子束磊晶或其他手段形成。
圖6繪示處於根據形成器件15之方法之實施例之實例之一後續形成階段上的器件15。區域29可形成在區域40內且從層28之表面延伸至層28中。此外，區域32、33、34、36及43可形成在層28之表面上且延伸至層28或至區域29中達一距離。在一實施例中，區域32、33、34、36及43形成為延伸至層28中達介於大約二分之一至一(0.5至1.0)微米之間。形成非常小的距離協助使二極體14之電容及電晶體17之射極-基極電容最小化。區域29之一實施例從層28之表面延伸至層28中達一距離，該距離大於區域34及36從層28之表面延伸至區域29中之距離，與區域29之距離可為區域34及/或36延伸至區域29中之距離的大約三(3)倍。
圖7繪示處於根據形成器件15之方法之實施例之實例之另一後續形成階段上的器件15。隨後，結構38及42及選用結構39可形成以形成區域40及41。通常，開口61至63可藉由形成開口，舉例而言形成渠溝而形成，其從層28之頂部表面穿過層28且延伸至基板25中。結構42及38及39亦延伸穿過區域26且可延伸至基板25中達一距離以防止側向傳導穿過器件15之二極體14與其他部分之間之區域26。開口61至63通常配備隔離元件以形成至結構38、39及42中之開口61至63。可藉由沿著開口61至63之側壁及底部形成絕緣體內襯或介電內襯及用絕緣體或介電或用經摻雜或未摻雜多晶矽填充其餘開口而形成隔離元件。或者，絕緣體或介電內襯可沿著開口61至63之側壁而非底部形成且其餘開口可填充絕緣體或介電或填充具有基板25之導電性及摻雜之材料。形成開口61至63之方法係為熟習此項技術者所知。結構38及42及選用39之各者可被視作阻隔結構，其使器件15之圍封部分與其他部分之間之電耦合最小化。
開口47可形成以促進形成導體49。開口47可形成為從層28之表面延伸至基板25之表面，藉此暴露基板25之表面之一部分。開口47亦 可延伸至基板25中達一距離。開口47可與開口61至63同時形成或在不同操作下形成。
在一些實施例中，諸如虛線37所示之選用結構可形成為具有周邊之閉合多邊形，該周邊具有圍封或圍繞器件15之所有之開口。結構37可類似於結構38及42形成。
重新參考圖4，絕緣體或介電51可形成及圖案化以電隔離基板30之表面之部分同時暴露區域32至34、36及43。導體材料可施加及圖案化以在基板25之表面上及在區域34及36上形成導體49。圖案化亦可形成電連接區域43及32之導體53。在一實施例中，開口47內之基板25之一部分可經摻雜(未繪示)，協助提供低收縮電阻至導體49。在一實施例中，導體49、53及55之材料同時形成。在其他實施例中，導體49可單獨於導體53及55之任一者或兩者形成。選用導體56可形成以製作至在區域41內之區域28之部分之電接觸。
圖8示意繪示作為器件15之替代實施例之靜電放電(ESD)保護器件或ESD器件80之一部分之實施例。類似於器件15，器件80具有低箝位電壓、低電容及低動態電阻。器件80類似於器件15，除器件80包含一對輸入操縱二極體(諸如二極體84及85)，且器件80無組態為SCR組態之一對電晶體但具有可觸發雙極電晶體器件89外。二極體84類似於二極體14但二極體84不同地連接在器件80中。器件80包含兩個端子(輸入端子或輸入端81)及第二端子82(諸如共同回線)。端子82類似於端子20。器件80經組態以在輸入端81與端子82之間提供ESD保護及在其間形成低箝位電壓。器件80亦組態為在輸入端81與端子82之間具有低電容。
器件80包含齊納二極體88、電晶體91及觸發器件92。齊納二極體88類似於如圖1至圖4之描述中所述之器件21之齊納二極體實施例形成。如將在下文中進一步所見，齊納二極體88係因器件80之構造而形 成之寄生二極體。在一實施例中，器件92可形成為齊納二極體，在其他實施例中，器件92可為形成觸發器件及/或觸發電壓之其他器件，諸如P-N二極體或一組串聯P-N二極體。
圖9係繪示器件80之例示性實施例之運作期間之V-I特性之實例的曲線圖95。橫座標指示輸入端81與端子82之間之電壓且縱座標指示至輸入端81中之電流流動。標記為Vt之點繪示器件80之觸發電壓之實例。此描述參考圖8及圖9。
若在輸入端81上接收正靜電放電(ESD)事件，則輸入端81被施壓至相對於端子82之大的正電壓(被稱作輸入電壓)。輸入電壓使二極體85正向偏壓且使二極體84反向偏壓。若ESD電壓小於器件80之觸發電壓，則小電流可流動穿過器件92及電阻體19，導致電晶體91之基極-射極之間之小電壓，但是電晶體91不啟動。隨著輸入電壓達到器件80之觸發電壓(舉例而言，二極體85之正向電壓加上器件92之觸發電壓)，器件92開始傳導大電流，該大電流從輸入端81流動穿過二極體85、器件92及電阻器19。穿過電阻器19之電流啟動電晶體91，其接著傳導大電流。電晶體91開啟並傳導大部分電流，但跨器件80之電壓保持高於跨二極體85之電壓降加上電晶體91之飽和電壓(Vcesat)，此係因為器件89及電阻器19需保持傳導以使電晶體91維持啟動狀態。如圖9所示，此處可存在少量突返(snapback)，但不如器件15中那麼多。較小突返減小一些應用中器件鎖定之風險。
在一例示性實施例中，器件80形成為具有大約四伏至五伏(4V至5V)之觸發電壓及箝位電壓。在一非限制性例示性實施例中，器件80經組態以針對小於觸發電壓之輸入電壓在正常運作模式中運作，包含針對高至大約三又十分之三伏(3.3V)之輸入電壓。
在跨器件80存在負ESD電壓的情況下，二極體84被正向偏壓且二極體85被反向偏壓。負ESD電流流動穿過二極體84。在一非限制性例 示性實施例中，在負ESD期間跨器件80從回線82至輸入端81之電壓被箝位至大約一伏至兩伏(1至2伏)之低值。
圖10繪示器件80之截面圖之實施例的實例。器件80類似於器件15形成但器件80不包含圖1至圖7之描述中所述之區域32。因此，器件80無電晶體17但具有電晶體91。
器件80此外包含由各自隔離結構113及112形成之隔離區域114及115。結構112及113類似於結構38及42(圖4)，除區域114包含電晶體91但不包含類似於電晶體17(圖4)之電晶體外。額外區域115形成為另一閉合多邊形，舉例而言，不在區域40或114內之區域，其具有圍繞在被結構113圍繞之層28之部分外部之層28之另一部分之周邊。二極體85形成在區域115內。二極體85連接在輸入端81與電晶體91之集極之間。P型半導體區域105及N型半導體區域104形成在區域115內之層28之表面上以形成二極體85。
此外，器件80可視需要包含導體49形成為多重連接域，其中形成導體49之開口圍繞器件80之外周邊。
為了促進器件80之上文所述之功能性，輸入端81共同連接至二極體85之陽極及二極體84之陰極。二極體85之陰極共同連接至二極體88之陰極、電晶體91之集極及器件92之第一端子。舉例而言，齊納二極體之陰極可用於器件92。二極體84之陽極共同連接至端子82、二極體88之陽極、電晶體91之射極及電阻器19之第一端子。電阻器19之第二端子連接至電晶體91之基極及器件92之第二端子，舉例而言齊納二極體之陽極。
圖11示意繪示作為圖8至圖10之描述中所述之器件80之替代實施例之靜電放電(ESD)保護器件或ESD器件117之一部分的實施例。器件117類似於器件80，除器件117無電晶體91之基極與端子82之間之連接外。器件117具有比器件15或80低得多的觸發電壓。器件117類似於器 件80連接，除缺少電阻器19且區域36亦可能省略外。
重新參考圖10，器件117類似於器件80形成，除器件80之區域29被與區域29相比具有較高摻雜濃度且可具有較窄寬度之半導體區域119替代外。對於此一實施例，區域34形成在層28中而非在區域119內。在一實施例中，區域119之摻雜濃度大約為區域29之摻雜濃度的十(10)倍。區域119之摻雜濃度亦可比層28之摻雜濃度大四個量級。此增大之摻雜濃度降低器件117之觸發電壓。器件117之觸發電壓由電晶體91之基極-射極結之擊穿電壓控制。因此，基極-射極結係器件117之觸發器件。增大區域119之摻雜濃度降低擊穿電壓並提供針對器件117之較低觸發電壓。
在一實施例中，區域101可為電晶體91之集極，區域119或區域29可為電晶體91之基極，且區域34可為電晶體91之射極。器件92可包含區域101及119(或29)及其間之介面。導體49可從電晶體91之射極形成ESD電流之低電阻傳導路徑。實施例可省略區域36。
在另一實施例中，區域101與34之間之距離可減小。選擇距離之值以協助達成所要觸發電壓。在一非限制性實施例中，距離可小於大約四(4)微米。在一實施例中，器件117可具有不回應大約三又三分之一伏(3.3V)之輸入電壓之觸發值。
圖12示意繪示具有低箝位電壓、低電容及低動態電阻之靜電放電(ESD)保護器件或ESD器件125之一部分的實施例。器件125可為器件15、80及117之替代實施例。器件125包含二極體84及85、組態為SCR組態之兩個電晶體128及129及觸發器件130。電晶體128及129之SCR組態以一般方式繪示為元件133。在一實施例中，器件125可包含選用齊納二極體134。
在正ESD事件期間，輸入端81與端子82之間之電壓增大。隨著輸入端81上之ESD電壓增大但小於器件125之觸發電壓，低值ESD電流 可從輸入端81流動至端子82。ESD電流之第一部分可經由器件130之反向偏壓射極-基極結及電阻器131從輸入端81流動至電晶體128之基極。來自輸入端81之ESD電流之第二部分可因正常電晶體效應從輸入端81流動且流動穿過電晶體128之集極至射極。
當輸入端81上之電壓達到器件125之觸發電壓時，器件130變為啟動且開始傳導大電流。對於針對器件130之齊納二極體之實施例，輸入端81上之電壓達到二極體85之齊納電壓加上正向電壓。穿過器件130之增大之電流流動啟動電晶體128以傳導大電流。在一實施例中，電晶體128可組態為具有高電流增益以促進此運作。穿過電晶體128之增大之電流流動穿過電阻器131至端子82。電流流動增大跨電阻器131之電壓降，其最終變得大至足以啟動電晶體129。電晶體129隨後亦從輸入端81傳導電流至端子82。因此，觸發電壓係大約二極體85之正向電壓加上器件130之觸發電壓加上跨電晶體128及129之基極-射極結之正向電壓降。
在電晶體128及129兩者啟動的情況下，自持傳導路徑可形成，諸如形成在SCR中。此傳導路徑可將ESD電流之整體從輸入端81傳導至端子82。電晶體128及129在飽和區域中運作。跨輸入端81至端子82之電壓降減小至器件125之箝位電壓(Vc)。從輸入端81至端子82之箝位電壓(Vc)變為二極體85之正向電壓加上電晶體128及129之飽和電壓。因此，箝位電壓(Vc)通常比器件125之觸發電壓(Vt)小得多。在一非限制性例示性實施例中，箝位電壓(Vc)可為兩伏(2V)或更小且臨限電壓可為大約四伏至五伏(4V至5V)。在一實施例中，器件125之輸入電容不大於大約二分之一微微法拉(0.5pf)。
齊納二極體134由區域115內之區域26之部分與下伏於器件85之基板25之部分之間之接面形成。接面將器件85與基板25電隔離。二極體134之擊穿電壓通常高於器件133之觸發電壓。
圖13繪示器件125之截面圖之實施例之實例。器件125類似於器件80形成但器件125不包含器件80(圖8)之區域101。器件125包含類似於區域29且可具有類似或不同摻雜特性之半導體區域140。半導體區域141形成在區域140內。區域141類似於區域101且可具有類似或不同摻雜特性。器件125亦包含充當電晶體128之射極及充當電晶體129之基極之區域26。基板25充當電晶體129之集極。半導體區域146形成為從層28之表面延伸至區域26且促進形成低電阻電連接至區域26，諸如在導體49與區域26之間。在一實施例中，區域146可延伸至區域26中。區域146被繪示為形成為圍繞區域26之一部分之多重連接域。在其他實施例中，區域146可為圍繞/不圍繞區域26之部分之單個區域或多個區域。
在一非限制性例示性實施例中，區域26及141形成為具有大約1E18至1E19及大約1E19至1E20之各自峰值摻雜濃度之N型區域。在一非限制性例示性實施例中，區域140形成為具有大約1E15至1E17之峰值摻雜濃度之P型區域。在選用實施例中，器件125可包含形成在區域114內且鄰接區域141之半導體區域142。區域142及141之介面形成齊納二極體134之接面。區域142之摻雜濃度可大於區域140之摻雜濃度且可類似於區域141之摻雜濃度。在一實施例中，區域142觸及區域141，其降低器件125之觸發值。在另一實施例中，區域142可能不觸及區域141。
在另一實施例中，結構38、112及/或113之任一者或所有可由一半導體區域取代，該半導體區域具有與基板25相同之導電類型且從層28之表面延伸穿過層28且觸及或延伸至基板25中。
為了促進器件125之上文所述之功能性，端子82共同連接至二極體84之陽極、電晶體129之集極、電阻器131之第一端子及視需要連接至二極體134之陽極。電阻器131之第二端子共同連接至電晶體129之 基極及電晶體128之射極。電晶體128之集極共同連接至器件130之第一端子，舉例而言齊納二極體之陰極及二極體85之陰極。電晶體129之射極共同連接至電晶體128之基極及器件130之第二端子，舉例而言齊納二極體之陽極。
熟習此項技術者應瞭解在一實施例中，ESD器件可包括：ESD器件之輸入端(舉例而言，諸如輸入端12或81之一者)；ESD器件之共同回線(舉例而言，諸如回線20或82之一者)；第一導電類型之半導體基板；半導體基板上且具有第一摻雜濃度之第二導電類型之第一半導體層(舉例而言，層28或97之一者)；第一阻隔結構，諸如結構39及/或42或112及/或113之一者，其形成為具有周邊之第一閉合多邊形，該周邊圍繞第一半導體層之第一部分，舉例而言，部分41或114。
第一電晶體，舉例而言，諸如電晶體17、91或128之一者，其形成在第一半導體層上且在半導體基板之第一部分內，第一電晶體具有耦合至輸入端或共同回線之一者之第一載流電極，第一電晶體具有控制電極及第二載流電極；第一半導體層之第一部分內之第一導電類型之第一半導體區域，舉例而言，諸如區域29、98或140之一者，其中第一半導體區域形成第一電晶體之一部分，第一半導體區域具有大於第一半導體層之第一摻雜濃度之第二摻雜濃度；第一低電容二極體，舉例而言二極體14或85之一者，其形成在第一半導體層上且在半導體基板之第一部分外部，第一低電容二極體串聯耦合在輸入端與第一電晶體之第一載流電極之間；第一導體，其具有形成在開口中之第一導體部分，其延伸穿過第一半導體層至半導體基板之一部分且實體及電接觸半導體基板之一 部分，第一導體具有電耦合至第一電晶體之第二載流電極之第二導體部分；及觸發器件，舉例而言，諸如器件21、92或130之一者，其形成在第一半導體層上及第一半導體層之第一部分內，觸發器件具有觸發電壓且耦合至第一電晶體之控制電極，其中觸發器件經組態以回應於ESD器件之輸入端接收不小於觸發器件之觸發電壓之電壓而啟動第一電晶體。
另一實施例亦可包含第一半導體層之第一部分內且定位在第一半導體區域與半導體基板之間之第二導電類型之第二半導體區域，舉例而言區域26或136之一者。
另一實施例可包含形成在半導體層內之第二導電類型之第三半導體區域，舉例而言，區域33，第三半導體區域延伸至第一半導體層中不大於大約一微米，其中第三半導體區域形成第二電晶體之第二載流電極。
一實施例可包含形成在第一半導體層內之第一導電類型之第四半導體區域，舉例而言，諸如區域32，第三半導體區域延伸至第一半導體層中不大於大約一微米，其中第四半導體區域可形成第一電晶體之第一載流電極且其中第三半導體區域可定位在第四半導體區域與第一半導體區域之間。
另一實施例可包含第一半導體區域內之第二導電類型之第三半導體區域，舉例而言區域100，第三半導體區域延伸至第一半導體區域中不大於大約一微米，其中第二半導體區域形成第一電晶體之第二載流電極。
在另一實施例中，ESD器件可包含小於大約1E13之第一摻雜濃度及介於大約1E16至1E17與大約1E17至1E18之間之一者之第二摻雜濃度。
ESD器件之另一實施例可包含第一摻雜濃度介於大約1E12與1E13之間且第二摻雜濃度介於大約1E16至1E18之間。
在實施例中，ESD器件可包含第一摻雜濃度小於大約1E13，第二摻雜濃度介於大約1E16至1E18之間，且第三摻雜濃度介於大於1E19至1E20之間。
在另一實施例中，ESD器件可包含形成在第一半導體區域內之第二導電類型之第二半導體區域(舉例而言，諸如區域34)，第二半導體區域延伸至第一半導體區域中不大於大約一微米且具有大於第二摻雜濃度之第三摻雜濃度。
另一實施例可包含第二導體部分電耦合至第一半導體區域。
在另一實施例中，第一電晶體可為SCR之一部分，其包含第二電晶體，舉例而言電晶體18或129之一者，該第二電晶體形成在第一半導體層之第一部分中，其中第一半導體區域形成第一電晶體之第二載流電極及第二電晶體之控制電極且其中第一半導體層之第一部分形成第一電晶體之控制電極。
在一實施例中，ESD器件可包含形成在第一半導體區域內之第二導電類型之第二半導體區域，舉例而言，諸如區域101或141之一者，第二半導體區域延伸至第一半導體區域中不大於大約一微米，其中第二半導體區域形成第一電晶體之第一載流電極且第二半導體區域形成第一電晶體之控制電極且其中觸發器件之一部分形成在第一半導體區域與第二半導體區域之間之接面上。
實施例可包含第二阻隔結構，舉例而言，諸如形成區域114之結構，其形成為具有周邊之第二閉合多邊形，該周邊圍繞第一半導體層之第一部分外部之第一半導體層之第二部分，第二低電容二極體形成在第一半導體層之第二部分內，第二低電容二極體耦合在第一電晶體之輸入端與第二載流電極之間。
ESD器件之另一實施例可包含第一半導體區域內且鄰接第二半導體區域之第一導電類型之第三半導體區域，舉例而言區域142。
熟習此項技術者應瞭解形成ESD器件之方法之一實施例可包括：提供第一導電類型之半導體基板，半導體基板具有第一表面及第二表面；在半導體基板之第一表面上形成第二導電類型之第一半導體層，舉例而言，諸如層28或97之一者，第一半導體層具有第一峰值摻雜濃度；形成定位在半導體基板與第一半導體層之間之第二導電類型之第一半導體區域，舉例而言區域26，第一半導體區域具有大於第一峰值摻雜濃度之第二峰值摻雜濃度，其中第一半導體區域之至少一部分與半導體基板形成第一齊納二極體，舉例而言，諸如二極體21或88之一者；在第一半導體層之第一部分內形成第二半導體區域，舉例而言，諸如區域29、98或140之一者，第二半導體區域具有第一導電類型及大於第一峰值摻雜濃度之第二峰值摻雜濃度，其中第二半導體區域形成第一電晶體之控制電極；形成第一隔離結構，舉例而言，諸如結構39及/或42或112及/或113之一者，其圍繞第一半導體區域之第一部分之周邊；在第二半導體區域內形成第三半導體區域，舉例而言，諸如區域34、101或141之一者，第三半導體區域具有第二導電類型，其中第三半導體區域形成第一電晶體之載流電極，舉例而言，諸如電晶體18之射極、電晶體91之射極、電晶體118之集極及/或電晶體128之集極之一者；及形成第二隔離結構，舉例而言，諸如結構38，其圍繞第一半導體區域之第一部分外部之第一半導體區域之第二部分之周邊，其中第 一半導體區域之第二部分形成第一二極體，舉例而言，二極體14或84之一者，其具有第一電極，舉例而言陽極，該第一電極耦合至第一齊納二極體之第一電極且具有耦合至ESD器件之輸入端，舉例而言，諸如輸入端12或81之一者之第二電極。
本方法之另一實施例可包含形成延伸穿過第一半導體層之第一部分及第二部分外部之第一半導體層之第三部分之開口，其中開口暴露半導體基板之一部分及在半導體基板之暴露部分上形成第一導體(舉例而言，諸如導體49)及將半導體基板電連接至第一電晶體之第一載流電極及第一電晶體之第二載流電極之一者。
方法之一實施例可包含在第一半導體區域之第一部分中形成第一導電類型之第四半導體區域(舉例而言，諸如區域32)且其與第二半導體區域分隔開，其中第四半導體區域形成第二電晶體之第一載流電極，舉例而言，諸如電晶體17之射極，其中第一半導體區域之第一部分形成耦合至第一齊納二極體之第一電極(舉例而言，諸如陰極)之第二電晶體之控制電極，其中第一電晶體之第一載流電極耦合至第一齊納二極體之第二電極(舉例而言，陽極)，其中第二半導體區域形成耦合至第一電晶體之控制電極之第二電晶體之第二載流電極，且其中第一電晶體及第二電晶體形成SCR。
方法之另一實施例可包含在第一半導體區域之第一部分中形成第五半導體區域(舉例而言，諸如區域33)，且其與第四半導體區域分隔開，其中第五半導體區域形成第一電晶體之第二載流電極，舉例而言，諸如電晶體18之集極。
在實施例中，方法可包含在第一半導體區域之第一部分中形成第四半導體區域(舉例而言，區域101)，其中第四半導體區域形成第一電晶體之第二載流電極(舉例而言，諸如電晶體91之集極)，且其中第三半導體區域與第二半導體區域形成第二齊納二極體(舉例而言， 二極體92)，該第二齊納二極體耦合至第一載流電極且耦合至第一電晶體之控制電極；及形成比第一峰值摻雜濃度大至少大約四個量級之第二峰值摻雜濃度。
熟習此項技術者應瞭解形成ESD器件之方法之實施例可包括：提供半導體基板；形成半導體層，舉例而言，諸如層28，其覆蓋半導體基板之至少一部分；形成第一阻隔結構，諸如結構39及/或42之一者，其圍繞半導體層之第一部分；在半導體層之第一部分內形成SCR之至少一部分；在半導體層中形成開口(舉例而言，諸如開口47)以暴露半導體基板之一部分；形成導體(舉例而言，導體49)以歐姆接觸SCR之陽極(舉例而言，諸如器件125之陽極)或陰極(舉例而言，諸如器件15之陰極)及延伸以電接觸半導體基板之部分以在其間提供歐姆電連接；形成第二阻隔結構，舉例而言，諸如結構38，其圍繞半導體層之第二部分；及在半導體層之第二部分中形成低電容二極體，舉例而言，諸如二極體14且其電連接至SCR。
方法之另一實施例可包含使SCR形成為延伸至半導體基板中。
方法之實施例可包含透過導體形成耦合至SCR之陰極(舉例而言，諸如區域34)之低電容二極體之陽極(舉例而言，諸如二極體14之陽極)。
方法之另一實施例可包含形成被第一阻隔結構圍繞之SCR之觸發器件，其中觸發器件之至少一部分在第一半導體層之第一部分內。
鑑於所有上述內容，明顯揭示新穎器件及方法。尤其在其他特徵中包含形成具有低箝位電壓、低電容及低動態電阻之ESD器件。形成大於區域34及或區域32至33之深度之區域29之深度促進精確控制ESD器件之電晶體之控制增益電壓。形成觸發器件以控制觸發電壓及啟動電晶體或SCR之電晶體促進形成低箝位電壓，其仍具有高觸發電壓，藉此為可能連接至ESD器件之器件提供更大保護。在基板與形成在ESD器件之其他層上之器件之間形成低電阻連接促進減小ESD器件之動態電阻。
雖然用特定較佳實施例及例示性實施例描述描述內容之標的，但是上述圖式及其等之描述內容僅描繪標的之典型實施例及實施例之實例且因此不得被視作限制其範疇，明顯地，熟習此項技術者將瞭解許多替代例及變化例。如熟習此項技術者將瞭解，器件15、80、117及125之例示性形式被用作說明形成及使用ESD器件之操作方法之工具。在一些實施例中，電阻器19可省略。
如下文申請專利範圍反映，發明態樣可具有少於單個上文揭示實施例之所有特徵之特徵。因此下文明示之申請專利範圍在此明確併入實施方式中，各申請專利範圍獨立作為本發明之單獨實施例。此外如熟習此項技術者將瞭解，雖然本文所述之一些實施例包含一些但非其它實施例中包含之其他特徵，但是不同實施例之特徵之組合意在屬於本發明之範疇且形成不同實施例。
本發明進一步包含以下實施例：一種ESD器件，其包括：該ESD器件之一輸入端；該ESD器件之一共同回線；一第一導電類型之一半導體基板；一第二導電類型之一第一半導體層，其在該半導體基板上且具 有一第一摻雜濃度；一第一阻隔結構，其形成為具有一周邊之一第一閉合多邊形，該周邊圍繞該第一半導體層之一第一部分；一第一電晶體，其形成在該第一半導體層上及該半導體基板之該第一部分內，該第一電晶體具有耦合至該輸入端或該共同回線之一者之一第一載流電極，該第一電晶體具有一控制電極及一第二載流電極；該第一導電類型之一第一半導體區域，其在該第一半導體層之該第一部分內，其中該第一半導體區域形成該第一電晶體之一部分，該第一半導體區域具有大於該第一半導體層之該第一摻雜濃度之一第二摻雜濃度；一第一低電容二極體，其形成在該第一半導體層上且在該半導體基板之該第一部分外部，該第一低電容二極體串聯耦合在該第一電晶體之該輸入端與該第一載流電極之間；一第一導體，其具有形成在一開口中之一第一導體部分，其延伸穿過該第一半導體層至該半導體基板之一部分且實體及電接觸該半導體基板之一部分，該第一導體具有電耦合至該第一電晶體之該第二載流電極之一第二導體部分；及一觸發器件，其形成在該第一半導體層上及該第一半導體層之該第一部分內，該觸發器件具有一觸發電壓且耦合至該第一電晶體之該控制電極，其中該觸發器件經組態以回應於該ESD器件之該輸入端接收不小於該觸發器件之該觸發電壓之一電壓而啟動該第一電晶體。
該ESD器件可進一步包含形成在該第一半導體區域內之該第二導電類型之一第二半導體區域，該第二半導體區域延伸至該第一半導體區域中不大於大約一微米且具有大於該第二摻雜濃度之一第三摻雜濃度。
在該ESD器件中，該第二導體部分可電耦合至該第一半導體區域。
在該ESD器件中，該第一電晶體可為一SCR之一部分，其包含一第二電晶體，該第二電晶體形成在該第一半導體層之該第一部分中，其中該第一半導體區域形成該第一電晶體之該第二載流電極及該第二電晶體之一控制電極且其中該第一半導體層之該第一部分形成該第一電晶體之該控制電極。
該ESD器件可進一步包含形成在該第一半導體區域內之該第二導電類型之一第二半導體區域，該第二半導體區域延伸至該第一半導體區域中不大於大約一微米，其中該第二半導體區域形成該第一電晶體之該第一載流電極且該第一半導體區域形成該第一電晶體之該控制電極且其中該觸發器件之一部分形成在該第一半導體區域與該第二半導體區域之間之一接面上。
該ESD器件可進一步包含一第二阻隔結構，其形成為具有一周邊之一第二閉合多邊形，該周邊圍繞該第一半導體層之該第一部分外部之該第一半導體層之一第二部分，一第二低電容二極體形成在該第一半導體層之該第二部分內，該第二低電容二極體耦合在該輸入端與該第一電晶體之該第二載流電極之間。
該ESD器件可進一步包含該第一導電類型之一第三半導體區域，其在該第一半導體區域內且鄰接該第二半導體區域。
一種形成一ESD器件之方法，其包括：提供一第一導電類型之一半導體基板，該半導體基板具有一第一表面及一第二表面；在該半導體基板之該第一表面上形成一第二導電類型之一第一半導體層，該第一半導體層具有一第一峰值摻雜濃度；形成該第二導電類型之一第一半導體區域，其定位在該半導體 基板與該第一半導體層之間，該第一半導體區域具有大於該第一峰值摻雜濃度之一第二峰值摻雜濃度，其中該第一半導體區域之至少一部分與該半導體基板形成一第一齊納二極體；在該第一半導體層之一第一部分內形成一第二半導體區域，該第二半導體區域具有該第一導電類型及大於該第一峰值摻雜濃度之一第二峰值摻雜濃度，其中該第二半導體區域形成一第一電晶體之一控制電極；形成圍繞該第一半導體區域之該第一部分之一周邊之一第一隔離結構；在該第二半導體區域內形成一第三半導體區域，該第三半導體區域具有該第二導電類型，其中該第三半導體區域形成該第一電晶體之一第一載流電極；及形成一第二隔離結構，其圍繞該第一半導體區域之該第一部分外部之該第一半導體區域之一第二部分之一周邊，其中該第一半導體區域之該第二部分形成一第一二極體，該第一二極體具有耦合至該第一齊納二極體之該第一電極之一第一電極且具有耦合至該ESD器件之一輸入端之一第二電極。
該方法可進一步包含形成延伸穿過該第一半導體層之該第一部分及該第二部分外部之該第一半導體層之一第三部分之一開口，其中該開口暴露該半導體基板之一部分及在該半導體基板之該暴露部分上形成一第一導體及將該半導體基板電連接至該第一電晶體之該第一載流電極及該第一電晶體之一第二載流電極之一者。
該方法可進一步包含在該第一半導體區域之該第一部分中形成該第一導電類型之一第四半導體區域且其與該第二半導體區域分隔開，其中該第四半導體區域形成一第二電晶體之一第一載流電極，其中該第一半導體區域之該第一部分形成耦合至該第一齊納二極體之一 第一電極之該第二電晶體之一控制電極，其中該第一電晶體之該第一載流電極耦合至該第一齊納二極體之一第二電極，其中該第二半導體區域形成耦合至該第一電晶體之該控制電極之該第二電晶體之一第二載流電極，且其中該第一電晶體及該第二電晶體形成一SCR。
該方法可進一步包含在該第一半導體區域之該第一部分中形成一第五半導體區域且其與該第四半導體區域分隔開，其中該第五半導體區域形成該第一電晶體之一第二載流電極。
該方法可進一步包含在該第一半導體區域之該第一部分中形成一第四半導體區域，其中該第四半導體區域形成該第一電晶體之一第二載流電極且其中該第三半導體區域與該第二半導體區域形成一第二齊納二極體，該第二齊納二極體耦合至該第一載流電極及耦合至該第一電晶體之該控制電極；及其中形成該第二半導體區域包含形成比該第一峰值摻雜濃度大至少大約四個量級之該第二峰值摻雜濃度。
該方法可進一步包含形成一第三隔離結構，其圍繞該第一半導體區域之該第一部分及該第二部分外部之該第一半導體區域之一第三部分之一周邊；在該第一半導體區域之該第三部分中形成一第二二極體，其包含在該第一半導體區域之該第三部分中形成該第一導電類型之一第五半導體區域，其中該第五半導體區域形成耦合至該ESD器件之該輸入端之該第二二極體之一第一電極；及在該第一半導體區域之該第三部分中形成該第二導電類型之一第六半導體區域，其中該第六半導體區域形成耦合至該第一齊納二極體之該第一電極之該第二二極體之一第二電極。
該方法可進一步包含在該第二半導體區域中形成一第四半導體區域，其中該第四半導體區域形成該第一電晶體之一第二載流電極且 其中該第三半導體區域與該第二半導體區域形成一第二齊納二極體，該第二齊納二極體耦合至該第一載流電極及耦合至該第一電晶體之該控制電極。
該方法可進一步包含形成該第一導電類型之一第四半導體區域，其在該第二半導體區域中且鄰接該第三半導體區域，其中該第四半導體區域與該第三半導體區域形成一第二齊納二極體，其中該第四半導體區域形成耦合至該第一電晶體之一控制電極之該第二齊納二極體之一第一電流導體且該第三半導體區域形成耦合至該第一電晶體之該第一載流電極之該第二齊納二極體之一第二電流導體。
在該方法中，形成該第一半導體區域可包含形成從該半導體基板之該第一表面朝向該第二半導體區域延伸之該第一半導體區域，其包含形成一SCR，其中該第一半導體區域形成該第一電晶體之一第二載流電極及一第二電晶體之一控制電極，其中該第二半導體區域形成耦合至該第一電晶體之該控制電極之該第二電晶體之一第一載流電極，其中該半導體基板形成該第二電晶體之一第二載流電極，且其中該第一電晶體及該第二電晶體形成一SCR。
一種形成一ESD器件之方法，其包括：提供一半導體基板；形成覆蓋該半導體基板之至少一部分之一半導體層；形成圍繞該半導體層之一第一部分之一第一阻隔結構；在該半導體層之該第一部分內形成一SCR之至少一部分；在該半導體層中形成一開口以暴露該半導體基板之一部分；形成一導體以歐姆接觸該SCR之一陽極或一陰極之一者且延伸以電接觸該半導體基板之該部分以在其間提供一歐姆電連接；形成圍繞該半導體層之一第二部分之一第二阻隔結構；及在該半導體層之該第二部分中形成一低電容二極體且其電連接 至該SCR。
在該方法中，形成該SCR之至少該部分可包含使該SCR形成為延伸至該半導體基板中。
在該方法中，形成該低電容二極體可包含透過該導體形成耦合至該SCR之該陰極之該低電容二極體之一陽極。
該方法可進一步包含形成被該第一阻隔結構圍繞之該SCR之一觸發器件，其中該觸發器件之至少一部分在該第一半導體層之該第一部分內。
12‧‧‧輸入端子/輸入端
14‧‧‧輸入二極體
15‧‧‧靜電放電(ESD)保護器件/ESD器件
17‧‧‧電晶體
18‧‧‧電晶體
20‧‧‧端子/共同回線
21‧‧‧臨限器件/觸發器件
24‧‧‧導體
25‧‧‧基板
26‧‧‧區域
28‧‧‧層
29‧‧‧區域
30‧‧‧基板
32‧‧‧區域
33‧‧‧區域
34‧‧‧區域
36‧‧‧區域
38‧‧‧結構
39‧‧‧結構
40‧‧‧隔離區域
41‧‧‧隔離區域
42‧‧‧結構
43‧‧‧半導體區域
45‧‧‧距離
47‧‧‧開口
49‧‧‧導體
50‧‧‧導體之另一部分
51‧‧‧絕緣體/介電
53‧‧‧導體
55‧‧‧導體
56‧‧‧導體

Claims (10)

  1. 一種靜電放電(ESD)器件，其包括：該ESD器件之一輸入端；該ESD器件之一共同回線；一第一導電類型之一半導體基板；一第二導電類型之一第一半導體層，其在該半導體基板上且具有一第一摻雜濃度；一第一阻隔結構，其形成為具有一周邊之一第一閉合多邊形，該周邊圍繞該第一半導體層之一第一部分；一第一電晶體，其形成在該第一半導體層上及該半導體基板之該第一部分內，該第一電晶體具有耦合至該輸入端或該共同回線之一者之一第一載流電極，該第一電晶體具有一控制電極及一第二載流電極；該第一導電類型之一第一半導體區域，其在該第一半導體層之該第一部分內，其中該第一半導體區域形成該第一電晶體之一部分，該第一半導體區域具有大於該第一半導體層之該第一摻雜濃度之一第二摻雜濃度；一第一低電容二極體，其形成在該第一半導體層上且在該半導體基板之該第一部分外部，該第一低電容二極體串聯耦合在該輸入端與該第一電晶體之該第一載流電極之間；一第一導體，其具有形成在一開口中之一第一導體部分，其延伸穿過該第一半導體層至該半導體基板之一部分且實體及電接觸該半導體基板之一部分，該第一導體具有電耦合至該第一電晶體之該第二載流電極之一第二導體部分；及一觸發器件，其形成在該第一半導體層上及該第一半導體層 之該第一部分內，該觸發器件具有一觸發電壓且耦合至該第一電晶體之該控制電極，其中該觸發器件經組態以回應於該ESD器件之該輸入端接收不小於該觸發器件之該觸發電壓之一電壓而啟用該第一電晶體。
  2. 如請求項1之ESD器件，其進一步包含形成在該第一半導體區域內之該第二導電類型之一第二半導體區域，該第二半導體區域延伸至該第一半導體區域中不大於大約一微米且具有大於該第二摻雜濃度之一第三摻雜濃度。
  3. 如請求項1之ESD器件，其中該第一電晶體係一矽控整流器(SCR)之一部分，其包含一第二電晶體，該第二電晶體形成在該第一半導體層之該第一部分中，其中該第一半導體區域形成該第一電晶體之該第二載流電極及該第二電晶體之一控制電極，且其中該第一半導體層之該第一部分形成該第一電晶體之該控制電極。
  4. 如請求項1之ESD器件，其進一步包含形成在該第一半導體區域內之該第二導電類型之一第二半導體區域，該第二半導體區域延伸至該第一半導體區域中不大於大約一微米，其中該第二半導體區域形成該第一電晶體之該第一載流電極，且該第一半導體區域形成該第一電晶體之該控制電極，且其中該觸發器件之一部分形成在該第一半導體區域與該第二半導體區域之間之一接面上。
  5. 一種形成一ESD器件之方法，其包括：提供一第一導電類型之一半導體基板，該半導體基板具有一第一表面及一第二表面；在該半導體基板之該第一表面上形成一第二導電類型之一第一半導體層，該第一半導體層具有一第一峰值摻雜濃度； 形成該第二導電類型之一第一半導體區域，其定位在該半導體基板與該第一半導體層之間，該第一半導體區域具有大於該第一峰值摻雜濃度之一第二峰值摻雜濃度，其中該第一半導體區域之至少一部分與該半導體基板形成一第一齊納二極體；在該第一半導體層之一第一部分內形成一第二半導體區域，該第二半導體區域具有該第一導電類型及大於該第一峰值摻雜濃度之一第二峰值摻雜濃度，其中該第二半導體區域形成一第一電晶體之一控制電極；形成圍繞該第一半導體區域之該第一部分之一周邊之一第一隔離結構；在該第二半導體區域內形成一第三半導體區域，該第三半導體區域具有該第二導電類型，其中該第三半導體區域形成該第一電晶體之一第一載流電極；及形成一第二隔離結構，其圍繞該第一半導體區域之該第一部分外部之該第一半導體區域之一第二部分之一周邊，其中該第一半導體區域之該第二部分形成一第一二極體，該第一二極體具有耦合至該第一齊納二極體之該第一電極之一第一電極且具有耦合至該ESD器件之一輸入端之一第二電極。
  6. 如請求項5之方法，其進一步包含在該第一半導體區域之該第一部分中形成一第四半導體區域，其中該第四半導體區域形成該第一電晶體之一第二載流電極，且其中該第三半導體區域與該第二半導體區域形成一第二齊納二極體，該第二齊納二極體耦合至該第一載流電極及耦合至該第一電晶體之該控制電極；及其中形成該第二半導體區域包含形成比該第一峰值摻雜濃度大至少大約四個量級之該第二峰值摻雜濃度。
  7. 如請求項6之方法，其進一步包含形成一第三隔離結構，其圍繞 該第一半導體區域之該第一部分及該第二部分外部之該第一半導體區域之一第三部分之一周邊；在該第一半導體區域之該第三部分中形成一第二二極體，其包含在該第一半導體區域之該第三部分中形成該第一導電類型之一第五半導體區域，其中該第五半導體區域形成耦合至該ESD器件之該輸入端之該第二二極體之一第一電極；及在該第一半導體區域之該第三部分中形成該第二導電類型之一第六半導體區域，其中該第六半導體區域形成耦合至該第一齊納二極體之該第一電極之該第二二極體之一第二電極。
  8. 如請求項5之方法，其進一步包含在該第二半導體區域中形成一第四半導體區域，其中該第四半導體區域形成該第一電晶體之一第二載流電極，且其中該第三半導體區域與該第二半導體區域形成一第二齊納二極體，該第二齊納二極體耦合至該第一載流電極及耦合至該第一電晶體之該控制電極。
  9. 如請求項5之方法，其進一步包含形成該第一導電類型之一第四半導體區域，該第四半導體區域在該第二半導體區域中且鄰接該第三半導體區域，其中該第四半導體區域與該第三半導體區域形成一第二齊納二極體，其中該第四半導體區域形成耦合至該第一電晶體之一控制電極之該第二齊納二極體之一第一電流導體，且該第三半導體區域形成耦合至該第一電晶體之該第一載流電極之該第二齊納二極體之一第二電流導體。
  10. 一種形成一ESD器件之方法，其包括：提供一半導體基板；形成覆蓋該半導體基板之至少一部分之一半導體層；形成圍繞該半導體層之一第一部分之一第一阻隔結構；在該半導體層之該第一部分內形成一SCR之至少一部分； 在該半導體層中形成一開口以暴露該半導體基板之一部分；形成一導體以歐姆接觸該SCR之一陽極或一陰極之一者，且該導體延伸以電接觸該半導體基板之該部分以在其間提供一歐姆電連接；形成圍繞該半導體層之一第二部分之一第二阻隔結構；及在該半導體層之該第二部分中形成一低電容二極體且該低電容二極體電連接至該SCR。
TW102140928A 2012-12-09 2013-11-11 形成靜電放電器件及其結構之方法 TWI605563B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261735036P 2012-12-09 2012-12-09
US14/049,501 US9337178B2 (en) 2012-12-09 2013-10-09 Method of forming an ESD device and structure therefor

Publications (2)

Publication Number Publication Date
TW201423951A true TW201423951A (zh) 2014-06-16
TWI605563B TWI605563B (zh) 2017-11-11

Family

ID=50880012

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102140928A TWI605563B (zh) 2012-12-09 2013-11-11 形成靜電放電器件及其結構之方法

Country Status (5)

Country Link
US (2) US9337178B2 (zh)
CN (1) CN103872046B (zh)
MY (2) MY176493A (zh)
PH (1) PH12013000326B1 (zh)
TW (1) TWI605563B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101414005B1 (ko) * 2013-10-31 2014-07-04 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법
FR3016999A1 (fr) * 2014-01-30 2015-07-31 St Microelectronics Sa Dispositif electronique, en particulier pour la protection contre les decharges electrostatiques
EP3107122B1 (en) * 2015-06-17 2019-06-12 Nxp B.V. An electrostatic discharge protection device
US9640523B2 (en) * 2015-09-08 2017-05-02 Hong Kong Applied Science and Technology Research Institute Company Limited Lateral-diode, vertical-SCR hybrid structure for high-level ESD protection
US10217733B2 (en) * 2015-09-15 2019-02-26 Semiconductor Components Industries, Llc Fast SCR structure for ESD protection
US10535648B2 (en) 2017-08-23 2020-01-14 Semiconductor Components Industries, Llc TVS semiconductor device and method therefor
US11005263B2 (en) * 2017-09-27 2021-05-11 Semiconductor Components Industries, Llc Electro-static discharge (ESD) protection clamp technology
FR3079348B1 (fr) * 2018-03-22 2023-08-11 St Microelectronics Tours Sas Circuit de protection contre les décharges électrostatiques
CN108550573B (zh) * 2018-05-29 2021-02-02 南京矽力微电子技术有限公司 静电保护器件及其制造方法
US10580765B1 (en) * 2018-12-02 2020-03-03 Nanya Technology Corporation Semiconductor structure for electrostatic discharge protection
JP7294594B2 (ja) * 2019-06-03 2023-06-20 リテルヒューズ・セミコンダクター・（ウーシー）・カンパニー・リミテッド 集積型マルチデバイスチップおよびパッケージ
US10971632B2 (en) * 2019-06-24 2021-04-06 Semiconductor Components Industries, Llc High voltage diode on SOI substrate with trench-modified current path
TWI710096B (zh) * 2019-09-04 2020-11-11 智原科技股份有限公司 靜電放電防護裝置
US11887981B2 (en) * 2019-10-22 2024-01-30 Semiconductor Components Industries, Llc Lateral surge protection devices
EP4376079A1 (en) * 2022-11-25 2024-05-29 Nexperia B.V. A semiconductor device

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3882529A (en) 1967-10-06 1975-05-06 Texas Instruments Inc Punch-through semiconductor diodes
US4819052A (en) * 1986-12-22 1989-04-04 Texas Instruments Incorporated Merged bipolar/CMOS technology using electrically active trench
US5155562A (en) * 1990-02-14 1992-10-13 Fuji Electric Co., Ltd. Semiconductor device equipped with a conductivity modulation misfet
US5500546A (en) 1994-09-16 1996-03-19 Texas Instruments Incorporated ESD protection circuits using Zener diodes
US5880511A (en) 1995-06-30 1999-03-09 Semtech Corporation Low-voltage punch-through transient suppressor employing a dual-base structure
US5850095A (en) 1996-09-24 1998-12-15 Texas Instruments Incorporated ESD protection circuit using zener diode and interdigitated NPN transistor
US5872379A (en) 1997-07-10 1999-02-16 Taiwan Semiconductor Manufacturing Co. Ltd. Low voltage turn-on SCR for ESD protection
US6373100B1 (en) * 1998-03-04 2002-04-16 Semiconductor Components Industries Llc Semiconductor device and method for fabricating the same
EP1348236B1 (en) * 2000-11-06 2007-08-15 Sarnoff Corporation Silicon controlled rectifier electrostatic discharge protection device with external on-chip triggering and compact internal dimensions for fast triggering
US6448123B1 (en) 2001-02-20 2002-09-10 Taiwan Semiconductor Manufacturing Company Low capacitance ESD protection device
US6489660B1 (en) 2001-05-22 2002-12-03 General Semiconductor, Inc. Low-voltage punch-through bi-directional transient-voltage suppression devices
JP3824310B2 (ja) * 2002-01-18 2006-09-20 ローム株式会社 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置
US6909149B2 (en) * 2003-04-16 2005-06-21 Sarnoff Corporation Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
US20050212051A1 (en) * 2003-04-16 2005-09-29 Sarnoff Corporation Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
US7098509B2 (en) * 2004-01-02 2006-08-29 Semiconductor Components Industries, L.L.C. High energy ESD structure and method
US7880223B2 (en) * 2005-02-11 2011-02-01 Alpha & Omega Semiconductor, Ltd. Latch-up free vertical TVS diode array structure using trench isolation
US7781826B2 (en) 2006-11-16 2010-08-24 Alpha & Omega Semiconductor, Ltd. Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US7579632B2 (en) * 2007-09-21 2009-08-25 Semiconductor Components Industries, L.L.C. Multi-channel ESD device and method therefor
US7666751B2 (en) 2007-09-21 2010-02-23 Semiconductor Components Industries, Llc Method of forming a high capacitance diode and structure therefor
US7538395B2 (en) * 2007-09-21 2009-05-26 Semiconductor Components Industries, L.L.C. Method of forming low capacitance ESD device and structure therefor
US7842969B2 (en) 2008-07-10 2010-11-30 Semiconductor Components Industries, Llc Low clamp voltage ESD device and method therefor
US7812367B2 (en) * 2008-10-15 2010-10-12 Semiconductor Components Industries, Llc Two terminal low capacitance multi-channel ESD device
US8089095B2 (en) 2008-10-15 2012-01-03 Semiconductor Components Industries, Llc Two terminal multi-channel ESD device and method therefor
US8445955B2 (en) * 2009-02-27 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Quasi-vertical structure for high voltage MOS device
US8338854B2 (en) * 2009-03-31 2012-12-25 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US8274130B2 (en) 2009-10-20 2012-09-25 Sandisk 3D Llc Punch-through diode steering element
US8174070B2 (en) * 2009-12-02 2012-05-08 Alpha And Omega Semiconductor Incorporated Dual channel trench LDMOS transistors and BCD process with deep trench isolation
US8648419B2 (en) * 2010-01-20 2014-02-11 Freescale Semiconductor, Inc. ESD protection device and method
US8350355B2 (en) * 2010-03-01 2013-01-08 Infineon Technologies Ag Electrostatic discharge devices
US8796731B2 (en) * 2010-08-20 2014-08-05 International Business Machines Corporation Low leakage, low capacitance electrostatic discharge (ESD) silicon controlled recitifer (SCR), methods of manufacture and design structure
CN102376702B (zh) * 2010-08-20 2014-09-17 半导体元件工业有限责任公司 两端子多通道esd器件及其方法
JP2013089677A (ja) * 2011-10-14 2013-05-13 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
CN103872046A (zh) 2014-06-18
US9564424B2 (en) 2017-02-07
TWI605563B (zh) 2017-11-11
PH12013000326A1 (en) 2015-05-11
US20140159108A1 (en) 2014-06-12
MY176493A (en) 2020-08-12
US9337178B2 (en) 2016-05-10
US20160225756A1 (en) 2016-08-04
PH12013000326B1 (en) 2015-05-11
CN103872046B (zh) 2018-07-10
MY164663A (en) 2018-01-30

Similar Documents

Publication Publication Date Title
TWI605563B (zh) 形成靜電放電器件及其結構之方法
TWI683495B (zh) 高電容雙向瞬態電壓抑制器
US8110448B2 (en) Two terminal multi-channel ESD device and method therefor
US7842969B2 (en) Low clamp voltage ESD device and method therefor
US10217733B2 (en) Fast SCR structure for ESD protection
US8558276B2 (en) Bottom source NMOS triggered zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS)
KR100642651B1 (ko) 정전기 방전용 실리콘 제어 정류기
US8456785B2 (en) Semiconductor ESD device and method
TWI692164B (zh) 低電容瞬變電壓抑制器
US8872223B2 (en) Programmable SCR for ESD protection
US8107203B2 (en) Electrostatic discharge protection device
US20210167206A1 (en) Electrostatic discharge guard ring with complementary drain extended devices
US20150236009A1 (en) Low Voltage NPN with Low Trigger Voltage and High Snap Back Voltage for ESD Protection
TWI591792B (zh) 靜電放電裝置及其製造方法
CN107293537B (zh) 静电放电保护装置、存储器元件及静电放电保护方法
US11349304B2 (en) Structure and method for controlling electrostatic discharge (ESD) event in resistor-capacitor circuit
US9881913B2 (en) Bipolar SCR
KR100189036B1 (ko) 반도체 디바이스
US20040245573A1 (en) Semiconductor device serving as a protecting element
KR102139088B1 (ko) 높은 홀딩 전류를 갖는 정전기 방전 보호소자
TWI398944B (zh) 設有位能障式稽納二極體之低壓暫態電壓抑制器