CN102832211B - 具有pin二极管隔离的高压电阻器 - Google Patents

具有pin二极管隔离的高压电阻器 Download PDF

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Abstract

本发明公开了一种具有PIN二极管隔离的高压电阻器，其中，提供了一种高压半导体器件，包括形成在衬底中PIN二极管结构。PIN二极管包括设置在第一掺杂阱和第二掺杂阱之间的本征区域。第一和第二掺杂阱具有相反的掺杂极性和大约本征区域的掺杂浓度等级。半导体器件包括形成在第一掺杂阱的一部分之上的绝缘结构。半导体器件包括形成在绝缘结构之上的伸长电阻器件。电阻器件具有分别设置在电阻器件的相对端处的第一和第二部分。半导体器件包括形成在电阻器件之上的互连结构。半导体器件包括电连接至第一掺杂阱的第一接触以及电连接至电阻器中位于第一和第二部分之间的第三部分的第二接触。

Description

具有PIN二极管隔离的高压电阻器
技术领域
本发明涉及半导体器件领域，并且特别地，涉及一种具有PIN二极管隔离的高压电阻器。
背景技术
半导体集成电路(IC)工业经历了快速的发展。IC材料和设计的技术进步产生了多代IC，其中，每一代都比前一代具有更小且更复杂的电路。然而，这些进步增加了处理和制造IC的复杂度并且对于将要实现的进步来说，需要IC处理和制造的类似开发。在IC发展的过程中，功能密度(即，每芯片面积互连器件的数量)普遍增大，同时几何尺寸(即，可使用制造工艺创造的最小部件)减小。
可以在半导体晶片上制造各种类型的无源电路部件。例如，电阻器可以形成为晶片上的无源电路部件。一些应用要求这些电阻器耐高压(例如，高达几百伏的电压)。然而，传统的高压电阻器可在到达足够高的电压之前经历器件击穿问题。例如，传统的高压电阻器可以依赖于使用P/N结来抵抗击穿电压。通过掺杂浓度来限制结击穿，这在传统的高压电阻器中还没有被优化。
因此，虽然现有的高压电阻器件通常足以用于它们所需的目的，但它们还不能完全满足每个方面。
发明内容
考虑到上述问题，根据本发明的一个方面，提供了一种半导体器件，包括：衬底；第一掺杂区域，设置在衬底中；第二掺杂区域，设置在衬底中，第二掺杂区域与第一掺杂区域进行相反的掺杂；第三掺杂区域，设置在衬底中并且在第一掺杂区域与第二掺杂区域之间，第三掺杂区域具有比第一掺杂区域和第二掺杂区域低的掺杂浓度等级；绝缘器件，设置在第一掺杂区域的一部分之上；以及电阻器，设置在绝缘器件之上。
其中，第一掺杂区域、第二掺杂区域和第三掺杂区域总体形成PIN二极管。
其中：衬底为P型衬底；第一掺杂区域包括N型掺杂阱；第二掺杂区域包括P型掺杂阱；以及第三掺杂区域包括轻掺杂N型本征区域和轻掺杂P型本征区域中的一种。
其中，第三掺杂区域为外延层的部分。
其中，第三掺杂区域具有范围在大约40微米至大约70微米之间的宽度。
其中：电阻器包含多晶硅材料；以及绝缘器件包含电介质材料。
其中，电阻器为伸长结构，并且具有之字形状、正方形状和螺旋形状中的一种。
该半导体器件还包括设置在电阻器之上的互连结构，互连结构包括：第一接触部，电连接至第一掺杂区域；第二接触部，电连接至电阻器中设置在电阻器的第一末端和第二末端之间的部分；以及导线，将第一接触部和第二接触部电连接在一起。
其中，电阻器的部分大约位于电阻器的中点处。
根据本发明的另一方面，提供了一种高压半导体器件，包括：衬底；PIN二极管结构，形成在衬底中，PIN二极管包括位于第一掺杂阱和第二掺杂阱之间的本征区域，其中，第一掺杂阱和第二掺杂阱具有相反的掺杂极性，并且每一个都具有比本征区域大的掺杂浓度等级；绝缘结构，形成在第一掺杂阱的一部分之上；伸长电阻器件，形成在绝缘结构之上，电阻器件具有分别设置在电阻器件的相对端处的第一部分和第二部分；以及互连结构，形成在电阻器件之上，互连结构包括：第一接触部，电连接至第一掺杂阱；第二接触部，电连接至电阻器中位于第一部分和第二部分之间的第三部分；和导线，将第一接触部和第二接触部电连接在一起。
其中，本征区域具有范围在大约40微米至大约70微米之间的横向尺寸。
其中，电阻器件包含多晶硅材料。
其中，电阻器件具有之字形状、正方形状和螺旋形状中的一种。
其中，电阻器件的第三部分大约位于电阻器件的中点处。
根据本发明的再一方面，还提供了一种制造高压半导体器件的方法，包括：在衬底中形成本征区域；在衬底中形成第一掺杂阱；第一掺杂阱被形成为与本征区域相邻并具有大于本征区域的掺杂浓度等级；在衬底中形成第二掺杂阱，第二掺杂阱与第一掺杂阱进行相反的掺杂并具有大于本征区域的掺杂浓度等级，其中，本征区域设置在第一掺杂阱和第二掺杂阱之间；在第一掺杂阱之上形成隔离结构；以及在隔离结构之上形成电阻器。
其中，形成本征区域包括：执行外延工艺以在衬底之上形成外延层；以及将外延层图样化为多个部分，其中一个部分为本征区域。
其中，使用离子注入工艺来执行形成本征区域。
其中：以使得本征区域具有范围在大约40微米至大约70微米之间的横向尺寸的方式来执行形成本征区域；以及本征区域以及第一掺杂阱和第二掺杂阱总体构成PIN二极管结构。
该方法还包括：在电阻器之上形成互连结构，其中，形成互连结构包括：形成电连接至第一掺杂阱的第一接触部；形成电连接至电阻器的部分的第二接触部；以及形成电连接至第一接触部和第二接触部的导线。
其中，电阻器的部分位于电阻器的中点附近。
附图说明
当结合附图阅读时，从以下详细描述中更好地理解本公开的各个方面。应该强调的是，根据工业的标准实践，各种部件没有按比例绘制。实际上，为了讨论的清楚，各种部件的尺寸可以任意增加或减小。
图1是示出根据本公开的各个方面的用于制造高压半导体器件的方法的流程图；
图2是至图8是根据本公开的各个方面的处于制造各个阶段的一部分晶片的示意性部分截面侧视图；
图9是根据本公开的可选实施例的处于制造阶段的一部分晶片的示意性部分截面侧视图；
图10至图13分别是根据本公开的各个方面的高压电阻器的不同实施例的简化顶视图；
图14是示出根据本公开的各个方面的高压N阱的击穿电压对电偏压的关系的示图；
图15是示出根据本公开的各个方面的击穿电压对轻掺杂本征区域之间的关系的示图。
具体实施方式
应该理解，以下公开提供了许多不同的用于实施本发明不同特征的实施例或实例。以下描述了部件和配置的具体实例以简化本公开。当然，这些仅仅是实例并且不用于限制的目的。此外，以下描述中第一部件在第二部件之上或上形成可以包括第一和第二部件被形成为直接接触的实施例，并且还可以包括可形成附加部件夹置第一和第二部件使得第一和第二部件没有直接接触的实施例。对于简化和清晰的目的，可以以不同的比例任意绘制各种部件。
图1示出了根据本公开各个方面的方法10的流程图。方法10开始于框12，其中，在衬底中形成本征区域。方法10继续到框14，其中，在衬底中形成第一掺杂阱，第一掺杂区域被形成为与本征区域相邻并具有比本征区域高的掺杂浓度等级。方法10继续到框16，其中，在衬底中形成第二掺杂阱，第二阱与第一掺杂阱进行相反的掺杂并具有比本征区域高的掺杂浓度等级，其中，本征区域设置在第一和第二掺杂阱之间。方法10继续到框18，其中，将隔离结构形成在第一掺杂阱之上。方法10继续到框20，其中，电阻器形成在隔离结构之上。
图2至图8是根据本公开实施例的处于各制造阶段的半导体晶片的各个部分的示意性截面侧视图。应该理解，为了更好地理解本公开的发明概念而简化了图2至图8。
参照图2，示出了衬底30的一部分。衬底30掺杂有诸如硼的P型掺杂物。在另一实施例中，衬底30可以掺杂有诸如磷或砷的N型掺杂物。衬底30还可以包括另一种适当的基本半导体材料，诸如金刚石或锗；适当的化合物半导体，诸如碳化硅、砷化铟或磷化铟；或者适当的合金半导体，诸如谈话硅锗、磷化镓砷或磷化镓铟。
通过本领域已知的离子注入工艺在衬底30的一部分中形成埋入阱35。埋入N阱可通过注入工艺来形成，其中，注入工艺具有范围从大约1×1012atom/cm2至大约2×1012atom/cm2的剂量。应该理解，在执行注入工艺之前，可以在衬底的上表面之上形成图样化的光刻胶层。图样化的光刻胶层用作注入工艺期间的掩模。埋入阱35被形成为具有与衬底30相反的掺杂极性。在所示实施例中，埋入阱35为N型掺杂，这是因为衬底30为P型衬底。在另一实施例中，衬底30为N型衬底，埋入阱35为P型掺杂。
执行外延生长工艺40以在衬底30的上方和埋入阱35的上方形成外延层45。外延层45在一个实施例中可以为N型掺杂，而在另一实施例中可以为P型掺杂。外延层45具有轻或低掺杂浓度等级。在一个实施例中，外延层45具有范围在大约5×1013atom/cm3至大约5×1015atom/cm3的掺杂浓度等级。在一个实施例中，外延生长工艺40为N型外延工艺，以及所得到的外延层45具有大约45欧姆-厘米的电阻率。
现在，参照图3，在衬底30中形成高压掺杂阱50。通过本领域已知的离子注入工艺来形成高压掺杂阱50。例如，高压掺杂阱50可通过注入工艺来形成，其中，注入工艺具有范围从大约3×1012atom/cm2至大约4×1012atom/cm2的剂量。可以在埋入阱35的上方形成图样化的光刻胶层(未示出)作为注入工艺期间的掩模。以与埋入阱35相同的掺杂极性(与衬底30的极性相反)来掺杂高压掺杂阱50。此外，以环绕埋入阱35的方法形成高压掺杂阱50。应该理解，在一些实施例中，可以认为埋入阱35是高压掺杂阱50的一部分，或者认为它们共同形成N型掺杂区域。
现在，参照图4，在衬底中形成掺杂阱60。以与衬底30相同的掺杂极性来对掺杂阱60进行掺杂。因此，在所示实施例中，掺杂阱60被形成为P阱。在形成掺杂阱60之后，外延层45现在被划分为部分45A，其还可以被称为外延区域。每个外延区域45都设置在高压掺杂阱50(在所示实施例中为N型)与掺杂阱60(在所示实施例中为P型)之间。
通过高压掺杂阱50、外延区域45和掺杂阱60来形成PIN二极管。PIN二极管是具有设置在P型区域和N型区域之间的轻掺杂本征区域的二极管。P型和N型区域通常是重掺杂的，因为它们可用于欧姆接触。轻掺杂本征区域使得PIN二极管更加适合于高压应用，这将在稍后进行详细描述。在所示实施例中，外延区域45具有比高压掺杂阱50和掺杂阱60低的掺杂浓度等级。因此，高压掺杂阱50用作重掺杂N型区域，掺杂阱60用作重掺杂P型区域，以及外延区域45用作PIN二极管的轻掺杂本征区域。
现在，参照图5，隔离结构80、81形成在外延区域45之上，以及隔离结构82形成在高压掺杂阱50之上。隔离结构80至82可包括电介质材料。隔离结构82具有厚度90。在一个实施例中，厚度90在大约0.2微米(um)至大约1um的范围内。在图5所示的实施例中，隔离结构80至82为硅的局部氧化(LOCOS)器件(也被称为场氧化层)。可使用氮化物掩模以及通过掩模开口热生长氧化物材料来形成LOCOS器件。可选地，隔离结构80至82可包括浅沟槽隔离(STI)器件或深沟槽隔离(DTI)器件。
此后，限定晶体管的有源区域，并且形成晶体管器件(未示出)。例如，这些晶体管器件可以为场效应晶体管(FET)器件，并且可包括源极/漏极区域和栅极结构。源极/漏极区域可以为形成在衬底30或掺杂阱中的掺杂区域，以及栅极结构可包括多晶硅栅极结构或金属栅极结构。这些栅极结构可被称为低压(LV)栅极结构，因为它们被设计为处理高达几伏的电压。
现在，参照图6，在隔离结构82之上形成电阻器件100。电阻器件100具有伸长和弯曲形状。在一个实施例中，电阻器件100具有之字(或S)形状。在另一实施例中，电阻器件100具有螺旋形状。在又一实施例中，电阻器件100具有正方形状。以下将参照图10至图13更加清楚地看到这些形状，这些附图示出了电阻器件100的各个实施例的顶视图。在图6所示的截面图中，电阻器件100以多个电阻器块100A至100G出现。然而，应该理解，这些电阻器块100A至100G实际上是伸长电阻器件的部分。
在一个实施例中，电阻器件100包括多晶硅材料，并且因此可以被称为多晶硅电阻器。多晶硅电阻器100被设计为处理高压，例如大于约100伏特的电压，并且可以高达几百伏特。因此，多晶硅电阻器100还可以被称为高压器件。在这种情况下，可以在形成其他高压多晶硅栅极的同时形成多晶硅电阻器100。换句话说，可使用与形成其他高压多晶硅栅极相同的工艺来形成多晶硅电阻器100。
此后，重掺杂区域110、111被形成在高压掺杂阱50的上表面处并与隔离结构80相邻。在所示实施例中，重掺杂区域110、111分别形成在隔离结构80-82和81-82之间。可通过一个或多个离子注入工艺来形成重掺杂区域110、111。重掺杂区域110、111具有与高压掺杂阱50相同的掺杂极性(在这种情况下为N型)，但具有更高的掺杂浓度。重掺杂区域110、111具有范围在大约1×1019atom/cm3至大约1×1020atom/cm3的掺杂浓度等级。
现在，参照图7，在隔离结构80-82、重掺杂区域110-111和电阻器件100的上方形成互连结构150。互连结构150包括多个图样化电介质层和导电层，其在电路、输入/输出以及各种掺杂部件(例如，高压掺杂阱50)之间提供互连(例如，配线)。更具体地，互连结构150可包括多个互连层(也被称为金属层)。每个互连层都包括多个互连部件(也被称为金属线)。金属线可以为铝互连线或铜互连线，并且可包括诸如铝、铜、铝合金、铜合金、铝/硅/铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或它们的组合的导电材料。可通过包括物理气相沉积(PVD)、化学气相沉积(CVD)、溅射、电镀或它们的组合的工艺来形成金属线。
互连结构150包括在互连层之间提供隔离的层间电介质(ILD)。ILD可包括诸如低k材料或氧化物材料的电介质材料。互连结构150还包括在不同的互连层和/或衬底上的部件(诸如高压掺杂阱50或电阻器件100)之间提供电连接的多个接触部(contact)。
作为互连结构的一部分，接触部160形成在重掺杂区域110上。如此，接触部160电连接至重掺杂区域110，并因此电连接至高压掺杂阱50。可通过接触部160向高压掺杂阱50施加电偏压。同时，另一接触部161形成在电阻器件的部分(segment)100D上。部分100D位于电阻器件100的两个相对末端(例如，100A和100G)之间，并且位于电阻器件100的中点处或附近。
电阻器件的中点是电阻器件上与两个相对末端等距的点。作为实例，如果电阻器件100具有沿着电阻器件的所有线圈或匝测量的总长度L，则电阻器件100的中点是远离两个末端0.5×L的点。器件的阻抗是器件长度、宽度、高度和材料的函数。因此，在电阻器件100具有相对均匀的宽度、高度和材料组成的实施例中，中点两侧电阻器件的部分电阻为0.5×(电阻器件的总阻抗)。根据基尔霍夫定理，电压＝电流×阻抗。因此，由于电流保持固定，所以电压与阻抗呈线性变化。这意味着电阻器件中点处的电压为大约0.5×(Vhigh-Vlow)，其中，Vhigh被定义为一个末端处的高压，以及Vlow被定义为一个末端处的低压(其通常为电接地)。
在本实施例中，部分100D(连接至接触部161)在电阻器件100的中点的0.1×L内，其中，L＝电阻器件的总长度。换句话说，该部分可以位于距离中点处或者距离中点不大于0.1×L。这种关系的另一种表示是部分100D与末端100A或末端100G之间的距离在大约0.4×L至大于0.6×L的范围内。
互连结构150包括电连接至接触部160和接触部161的金属线(或互连线)170。以这种方式，高压掺杂阱50电偏压至与电阻器件的部分100D相同的电压。换句话说，部分100D处的电压(其为施加给电阻器件100的一个末端的电压的百分比)将为高压掺杂阱50处的电压。这种类型的偏压方案提供了稍后将详细讨论的各种优点。
现在，参照图8，电阻器件的末端100A连接至终端200，以及电阻器件的末端100G连接至终端201。终端200和201包括诸如Al或Cu或者它们的组合的导电材料。终端200和201可以通过一个或多个对应的接触部和/或金属线(为了简化的目的，在这里没有必要详细示出)电连接至末端100A和100G。终端200、201还可以直接形成在电阻器件100的上方或者不直接形成在电阻器件100的上方。
终端200和201用作电阻器件100的电输入/输出点(或接入点)。例如，高压(几百伏特的等级)可以被施加给终端200，而终端201可以接地。反之亦然，高压可以被施加给终端201，而终端200可以接地。
如上所讨论的，部分100D仅表现为终端200或终端201处所施加的高压的小部分。作为实例，在大约500伏特的电压被施加给终端201且终端200接地以及部分100D基本位于电阻器件100的中点处的实施例中，部分100D处的电压为大约250伏特。随着部分100D的位置远离中点并朝向末端100A或100G移动，部分100D处所测量的电压将偏离250伏特。
在Vhigh被施加给终端200、201中的一个且另一个终端接地，以及部分100D的位置在远离电阻器件中点0.1×L的范围内的实施例中，部分100D处的电压将在大约0.4×Vhigh至大约0.6×Vhigh的范围内，例如大约0.5×Vhigh。由于重掺杂区域110与部分100D联系到一起(因此高压掺杂阱50与部分100D联系到一起)，这意味着高压掺杂阱50电偏压至部分100D处的电压。换句话说，高压掺杂阱50电偏压接近两个终端200、201之间的电压差的一半，这在传统的高压器件中没有实现。因此，对于传统的高压器件，高压电位存在于HVNW与电阻器件的一个末端之间。该器件会经受由这种高压电位所引起的击穿问题。器件击穿通常由隔离结构82的厚度90所限制。通常，当Vhigh超过大约470伏特时，传统的高压器件会经历器件击穿问题。
相比较，这里的本实施例使高压掺杂阱50电偏压以具有接近于两个终端200、201之间的电压差一半的电压。如此，该器件可以在发生击穿之前忍受更高的电压差，这是因为高压掺杂阱50处的电压没有太不同于Vhigh或Vlow。作为实例，本文的器件在一个实施例中可以容忍大约730伏特的电压差，因为高压掺杂阱50被偏压至大约730伏特的一半(大约为365伏特)。换句话说，该器件仅需要容忍大约365伏特以能够使大约730伏特的高压被施加给其一个终端(另一终端接地)。同时，隔离结构的厚度90可以保留为与传统器件相同，这是因为本文的实施例不需要依赖隔离结构82厚度的增加来提高其对高压的容忍度。此外，偏压的高压掺杂阱50还可以扩展衬底中的耗尽区，这可以进一步提高器件的电性能。
这里由高压掺杂阱50、外延区域45和掺杂阱60形成的PIN二极管还有助于增加电阻器件100的击穿电压。在传统的没有轻掺杂本征区域(例如，外延区域45)的高压结构中，在P阱和高压N阱处形成的P/N结附近集中高电场。这种集中的电场可具有三角形状，并且可以在小于约100伏特的电压处引起器件击穿。相比较，通过掺入外延区域45，本公开的高压器件可以将电场的形状改变为更加梯形的形状。击穿电压在电场区域的积分(integral)。至少部分地由于其更大的面积，本文的梯形电场将产生比传统的三角状电场更大的积分。如此，增加了击穿电压。
外延区域45具有宽度170(横向尺寸，在所示实施例中水平测量)和高度175(或深度，在所示实施例中垂直测量)。在一个实施例中，宽度170在大约5um至大约100um的范围内，以及高度175在大约2um至大约6um的范围内。击穿电压的等级为外延区域45的宽度170的函数。
尽管所讨论的实施例将外延区域45用作PIN二极管的轻掺杂本征区域，但其他器件或方法也可以用于形成本征区域。例如，参照图9，示出了可选实施例的示意性部分截面图。根据可选实施例，在形成埋入阱35之后，执行离子注入工艺180来在衬底30中形成轻掺杂区域45A。图样化的光刻胶层(未示出)可以形成为注入掩模。在一个实施例中，轻掺杂区域45被形成为与埋入阱35相邻。轻掺杂区域45可具有N型掺杂极性或P型掺杂极性。在一个实施例中，轻掺杂区域的掺杂浓度等级在从大约5×1013atom/cm3至大约5×1015atom/cm3的范围内。注入工艺180在一个实施例中可以为N型掺杂，以及在另一实施例中可以为P型掺杂。注入层180具有轻或低掺杂浓度等级。在一个实施例中，注入层180具有大约5×1013atom/cm3至大约5×1015atom/cm3的范围内的掺杂浓度等级。
此后，可使用上面讨论的相同工艺来完成高压器件的制造。例如，这种附加工艺可包括高压N阱形成、P阱形成、隔离结构形成、电阻器形成等。为了简化的目的，不重复这些工艺的讨论。还应该理解，可以执行附加制造工艺来完成图2至图9所示半导体器件的部分。例如，半导体器件可经受钝化、晶片验收测试和晶片切割工艺。为了简化的目的，在这里没有示出和讨论这些附加工艺。
现在，参照图10，示出了电阻器件250A的实施例的简化顶视图。根据上面讨论的本公开的各个方面来形成电阻器件250A。在该实施例中，电阻器件250A具有伸长的之字形状或S形状。电阻器件250A具有两个相对末端260和270。末端260和270分别电连接至终端280和290。高压可以施加给终端280，而终端290被接地，反之亦然。因此，通过终端280和290，高压点位存在于电阻器件250A的两端。电阻器件250A具有与两个末端260和270等距的中点300(根据沿着电阻器250A的距离而不是两点之间的绝对距离)。根据本公开的各个方面，电阻器件250A下方的高压N阱可以电连接至中点300或与其接近(例如，在电阻器件250A的总长度的10％内)。如上所讨论的，这种结构使得电阻器件250A具有更好的击穿性能，其可以在发生击穿之前忍受更高的电压。
图11示出了电阻器件250B的实施例的另一简化顶视图。根据上面讨论的本公开的各个方面形成电阻器件250B。在该实施例中，电阻器件250B具有伸长的正方形状。电阻器件250B具有两个相对末端330和340。末端330和340分别电连接至终端350和360。高压可以施加给终端350，而终端360被接地，反之亦然。因此，通过终端350和360，高压点位存在于电阻器件250B的两端。电阻器件250B具有与两个末端350和360等距的中点370(根据沿着电阻器250B的距离而不是两点之间的绝对距离)。根据本公开的各个方面，电阻器件250B下方的高压N阱可以电连接至中点370或与其接近(例如，在电阻器件250B的总长度的10％内)。由于与上面参照图6所讨论的类似原因，这种结构使得电阻器件250B具有更好的击穿性能。
图12示出了电阻器件250C的实施例的另一简化顶视图。根据上面讨论的本公开的各个方面形成电阻器件250C。在该实施例中，电阻器件250C具有伸长的螺旋形状。电阻器件250C具有两个相对末端410和420。末端410和420分别电连接至终端430和440。高压可以施加给终端430，而终端440被接地，反之亦然。因此，通过终端430和440，高压点位存在于电阻器件250C的两端。电阻器件250C具有与两个末端410和420等距的中点450(根据沿着电阻器250C的距离而不是两点之间的绝对距离)。根据本公开的各个方面，电阻器件250C下方的高压N阱可以电连接至中点450或与其接近(例如，在电阻器件250C的总长度的10％内)。由于与上面参照图6所讨论的类似原因，这种结构使得电阻器件250C具有更好的击穿性能。
图13示出了电阻器件250D的实施例的另一简化顶视图。根据上面讨论的本公开的各个方面形成电阻器件250D。在该实施例中，电阻器件250D具有伸长的之字形状或S形状。电阻器件250D具有两个相对末端460和465。末端460和465分别电连接至终端470和475。高压可以施加给终端470，而终端475被接地，反之亦然。因此，通过终端470和475，高压点位存在于电阻器件250D的两端。电阻器件250D具有与两个末端460和465等距的中点480(根据沿着电阻器250D的距离而不是两点之间的绝对距离)。根据本公开的各个方面，电阻器件250D下方的高压N阱可以电连接至中点480或与其接近(例如，在电阻器件250D的总长度的10％内)。如上所讨论的，这种结构使得电阻器件250D具有更好的击穿性能，其可以在发生击穿之前忍受更高的电压。
电阻器件250D具有高压环形结485。在顶视图中，高压环形结485环绕伸长的电阻器件。高压环形结485包括掺杂区域。在一个实施例中，如上所讨论的，掺杂区域是外延区域45或轻掺杂区域45A。因此，高压环形结485具有环形宽度170(也在图8中示出)，其为外延区域45的宽度。
图14是示出击穿电压与高压N阱的偏压之间的关系的示图500。示图500的X轴表示电阻器件下方的高压N阱处的偏压量。该偏压根据高压N阱与电阻器件的哪个部分相联系而改变。示图500的Y轴表示击穿电压(BV)。例如，在点510处，高压N阱与电阻器件上距离高压末端0.1×L的点相联系，其中，L＝电阻器件的总长度。因此，点510处N阱的偏压为0.9×VH，其中，VH＝电阻器件两端的电压差。由于点510相对于接近末端且相对不接近电阻器件的中点，所以点510处的击穿电压不是最佳，在这种情况下稍小于大约400伏特。
类似地，在点520处，高压N阱与电阻器件上距离高压末端0.3×L的点相联系，并且点520处N阱的偏压为0.7×VH。由于点520与510相比更接近电阻器件的中点，所以点520处的击穿电压好一些，在这种情况下稍大于约520伏特，虽然其仍然不是最佳的。
在点530处，高压N阱近似与电阻器件的中点相联系，并且点530处N阱的偏压为0.5×VH。点530处的击穿电压基本上是最佳的并且达到大约730伏特。
在点540和550处，高压N阱分别与电阻器件上距离高压末端0.7×L和0.9×L的点相联系(或者距离高压末端0.3×L和0.1×L)。因此，点540和550处的偏压分别为0.3×VH和0.1×VH，点540和550处电阻器件的击穿性能再次变差。因此，从示图500中可以看出，当高压N阱与接近电阻器件的中点相联系时，电阻器件趋于达到最佳击穿性能。
图15是示出击穿电压与上面PIN二极管的轻掺杂本征区域的宽度之间的关系的示图600。示图600的X轴表示源极-漏极电压(Vds)，其也是这里所讨论高压电阻器件两端的电压。示图600的Y轴表示源极-漏极电流(Ids)，其也是这里所讨论高压电阻器件中的电流。如果电阻器件适当地起作用，则Vds和Ids应该具有线性关系，Vds＝Ids×R，其中，R是电阻器件的阻抗。然而，如果电阻器件经受了击穿，则Vds和Ids之间的关系不再是线性的。
例如，示图600包含多个绘制曲线610-615，每一个都表示与PIN二极管的轻掺杂本征区域的具体宽度相对应的Vds-Ids曲线的模拟结果。对于绘制曲线610，轻掺杂本征区域的宽度大约为0um，意味着轻掺杂本征区域基本不存在。如图所示，与绘制曲线610相联系的电阻器件经受击穿，其或者，当Vds为大约75伏特时，Ids开始向上“突出(shoot)”。该击穿电压不满足许多高压应用。对于绘制曲线611，轻掺杂本征区域的宽度为大约10um，当Vds为大约270伏特时，与绘制曲线611相联系的电阻器件经受器件击穿。对于绘制曲线612，轻掺杂本征区域的宽度为大约20um，当Vds为大约460伏特时，与绘制曲线612相联系的电阻器件经受器件击穿。对于绘制曲线613，轻掺杂本征区域的宽度为大约30um，当Vds为大约560伏特时，与绘制曲线613相联系的电阻器件经受器件击穿。对于绘制曲线614，轻掺杂本征区域的宽度为大约40um，当Vds为大约590伏特时，与绘制曲线614相联系的电阻器件经受器件击穿。对于绘制曲线615，轻掺杂本征区域的宽度为大约70um，当Vds为大约600伏特时，与绘制曲线615相联系的电阻器件经受器件击穿。
可以看出，增加轻掺杂本征区域(例如，图8的外延区域45)的宽度将增加电阻器件的击穿电压。然而，在一些点处，可以达到饱和等级，其中，增加轻掺杂本征区域的宽度将不会使击穿电压提高很多。在图15所示的实施例中，当轻掺杂本征区域的宽度在大约40um至大约70um的范围内时，发生饱和等级。可以根据设计和制造考量来选择最佳宽度。例如，在一个实施例中，这种宽度可具有足够大来提供充分的击穿电压但同时足够小来不消耗太多芯片空间的值。
上面所讨论的实施例提供了比传统高压器件优的优点，应该理解，不同的实施例可提供不同的优点，并且对于所有实施例来说不要去具体的优点。一个优点是，通过高压N阱的适当偏压，可以大大改进电阻器件的击穿性能。另一优点是，高压N阱的偏压不要求额外的制造工艺并与现有的工艺流程兼容。因此，本文所讨论实施例的实施不会增加成本。
另一优点在于，通过在P阱和N阱结合轻掺杂本征区域，形成PIN二极管。PIN二极管将击穿电压增加到至少高达600伏特。此外，上面所讨论的N阱还可以有效地使击穿电压加倍(如果电阻器的中点电连接至N阱)。如此，击穿电压可以增加到1200伏特。
本公开的一个广泛形式涉及一种半导体器件，包括：衬底；第一掺杂区域，设置在衬底中；第二掺杂区域，设置在衬底中，第二掺杂区域与第一掺杂区域进行相反的掺杂；第三掺杂区域，设置在衬底中并且在第一掺杂区域与第二掺杂区域之间，第三掺杂区域具有比第一掺杂区域和第二掺杂区域低的掺杂浓度等级；绝缘器件，设置在第一掺杂区域的一部分之上；以及电阻器，设置在绝缘器件之上。
在一个实施例中，第一、第二和第三掺杂区域总体形成PIN二极管。
在一个实施例中，衬底为P型衬底；所述掺杂区域包括N型掺杂阱；第二掺杂区域包括P型掺杂阱；以及第三掺杂区域包括轻掺杂N型本征区域和轻掺杂P型本征区域中的一种。
在一个实施例中，第三掺杂区域为外延层的部分。
在一个实施例中，第三掺杂区域具有范围在大约40微米至大约70微米之间的宽度。
在一个实施例中，电阻器包含多晶硅材料；以及绝缘器件包含电介质材料。
在一个实施例中，电阻器为伸长结构，并且具有之字形状、正方形状和螺旋形状中的一种。
在一个实施例中，半导体器件还包括设置在电阻器之上的互连结构，互连结构包括：第一接触，电连接至第一掺杂区域；第二接触，电连接至电阻器中设置在电阻器的第一末端和第二末端之间的部分；以及导线，将第一接触和第二接触电连接在一起。
在一个实施例中，电阻器的部分大约位于电阻器的中点处。
本公开的另一广泛形式涉及一种半导体器件，包括：衬底；PIN二极管结构，形成在衬底中，PIN二极管包括位于第一掺杂阱和第二掺杂阱之间的本征区域，其中，第一掺杂阱和第二掺杂阱具有相反的掺杂极性，并且每一个都具有比本征区域大的掺杂浓度等级；绝缘结构，形成在第一掺杂阱的一部分之上；伸长电阻器件，形成在绝缘结构之上，电阻器件具有分别设置在电阻器件的相对端处的第一部分和第二部分；以及互连结构，形成在电阻器件之上，互连结构包括：第一接触，电连接至第一掺杂阱；第二接触，电连接至电阻器中位于第一部分和第二部分之间的第三部分；和导线，将第一接触和第二接触电连接在一起。
在一个实施例中，本征区域具有范围在大约40微米至大约70微米之间的横向尺寸。
在一个实施例中，电阻器件包含多晶硅材料。
在一个实施例中，电阻器件具有之字形状、正方形状和螺旋形状中的一种。
在一个实施例中，电阻器件的第三部分大约位于电阻器件的中点处。
本公开的又一广泛形式涉及制造半导体器件的方法。该方法包括：在衬底中形成本征区域；在衬底中形成第一掺杂阱，第一掺杂阱被形成为与本征区域相邻并具有大于本征区域的掺杂浓度等级；在衬底中形成第二掺杂阱，第二掺杂阱与第一掺杂阱进行相反的掺杂并具有大于本征区域的掺杂浓度等级，其中，本征区域设置在第一掺杂阱和第二掺杂阱之间；在第一掺杂阱之上形成隔离结构；以及在隔离结构之上形成电阻器。
在一个实施例中，形成本征区域包括：执行外延工艺以在衬底之上形成外延层；以及将所延层图样化为多个部分，其中一个部分为本征区域。
在一个实施例中，使用离子注入工艺来执行形成本征区域。
在一个实施例中，以使得本征区域具有范围在大约40微米至大约70微米之间的横向尺寸的方式来执行形成本征区域；以及本征区域以及第一掺杂阱和第二掺杂阱总体构成PIN二极管结构。
在一个实施例中，该方法还包括：在电阻器之上形成互连结构，其中，形成互连结构包括：形成电连接至第一掺杂阱的第一接触；形成电连接至电阻器的部分的第二接触；以及形成电连接至第一和第二接触的导线。
在一个实施例中，电阻器的部分位于电阻器的中点附近。
前面概述了多个实施例的部件，使得本领域的技术人员可以更好地理解详细描述。本领域的技术人员应该理解，他们可以容易地将本公开用作设计和修改用于执行与本文所介绍实施例相同的目的和/或实现相同优点的其他工艺和结构的基础。本领域的技术人员还应用意识到，这种等效构成没有背离本公开的精神和范围，并且他们在不背离本公开的精神和范围的情况下进行各种改变、替换和变化。

Claims (20)

1.一种半导体器件，包括：
衬底；
第一掺杂区域，设置在所述衬底中；
第二掺杂区域，设置在所述衬底中，所述第二掺杂区域与所述第一掺杂区域进行相反的掺杂；
第三掺杂区域，设置在所述衬底中并且在所述第一掺杂区域与所述第二掺杂区域之间，所述第三掺杂区域具有比所述第一掺杂区域和所述第二掺杂区域低的掺杂浓度等级；
绝缘器件，设置在所述第一掺杂区域的一部分之上，但是没有设置在所述第三掺杂区域上方；以及
电阻器，设置在所述绝缘器件之上。
2.根据权利要求1所述的半导体器件，其中，所述第一掺杂区域、所述第二掺杂区域和所述第三掺杂区域总体形成PIN二极管。
3.根据权利要求1所述的半导体器件，其中：
所述衬底为P型衬底；
所述第一掺杂区域包括N型掺杂阱；
所述第二掺杂区域包括P型掺杂阱；以及
所述第三掺杂区域包括轻掺杂N型本征区域和轻掺杂P型本征区域中的一种。
4.根据权利要求1所述的半导体器件，其中，所述第三掺杂区域为外延层的部分。
5.根据权利要求1所述的半导体器件，其中，所述第三掺杂区域具有范围在40微米至70微米之间的宽度。
6.根据权利要求1所述的半导体器件，其中：
所述电阻器包含多晶硅材料；以及
所述绝缘器件包含电介质材料。
7.根据权利要求1所述的半导体器件，其中，所述电阻器为伸长结构，并且具有之字形状、正方形状和螺旋形状中的一种。
8.根据权利要求1所述的半导体器件，还包括设置在所述电阻器之上的互连结构，所述互连结构包括：
第一接触部，电连接至所述第一掺杂区域；
第二接触部，电连接至所述电阻器中设置在所述电阻器的第一末端和第二末端之间的部分；以及
导线，将所述第一接触部和所述第二接触部电连接在一起。
9.根据权利要求8所述的半导体器件，其中，所述电阻器的部分位于所述电阻器的中点处。
10.一种高压半导体器件，包括：
衬底；
PIN二极管结构，形成在所述衬底中，所述PIN二极管包括位于第一掺杂阱和第二掺杂阱之间的本征区域，其中，所述第一掺杂阱和所述第二掺杂阱具有相反的掺杂极性，并且每一个都具有比所述本征区域大的掺杂浓度等级；
绝缘结构，形成在所述第一掺杂阱的一部分之上，而没有形成在所述本征区域上方；
伸长电阻器件，形成在所述绝缘结构之上，所述电阻器件具有分别设置在所述电阻器件的相对端处的第一部分和第二部分；以及
互连结构，形成在所述电阻器件之上，所述互连结构包括：
第一接触部，电连接至所述第一掺杂阱；
第二接触部，电连接至所述电阻器中位于所述第一部分和所述第二部分之间的第三部分；和
导线，将所述第一接触部和所述第二接触部电连接在一起。
11.根据权利要求10所述的高压半导体器件，其中，所述本征区域具有范围在40微米至70微米之间的横向尺寸。
12.根据权利要求10所述的高压半导体器件，其中，所述电阻器件包含多晶硅材料。
13.根据权利要求10所述的高压半导体器件，其中，所述电阻器件具有之字形状、正方形状和螺旋形状中的一种。
14.根据权利要求10所述的高压半导体器件，其中，所述电阻器件的所述第三部分位于所述电阻器件的中点处。
15.一种制造高压半导体器件的方法，包括：
在衬底中形成本征区域；
在所述衬底中形成第一掺杂阱；所述第一掺杂阱被形成为与所述本征区域相邻并具有大于所述本征区域的掺杂浓度等级；
在所述衬底中形成第二掺杂阱，所述第二掺杂阱与所述第一掺杂阱进行相反的掺杂并具有大于所述本征区域的掺杂浓度等级，其中，所述本征区域设置在所述第一掺杂阱和所述第二掺杂阱之间；
在所述第一掺杂阱之上形成隔离结构，但是所述隔离结构没有形成在所述本征区域上方；以及
在所述隔离结构之上形成电阻器。
16.根据权利要求15所述的制造高压半导体器件的方法，其中，形成所述本征区域包括：
执行外延工艺以在所述衬底之上形成外延层；以及
将所述外延层图样化为多个部分，其中一个部分为所述本征区域。
17.根据权利要求15所述的制造高压半导体器件的方法，其中，使用离子注入工艺来执行形成所述本征区域。
18.根据权利要求15所述的制造高压半导体器件的方法，其中：
以使得所述本征区域具有范围在40微米至70微米之间的横向尺寸的方式来执行形成所述本征区域；以及
所述本征区域以及所述第一掺杂阱和所述第二掺杂阱总体构成PIN二极管结构。
19.根据权利要求15所述的制造高压半导体器件的方法，还包括：在所述电阻器之上形成互连结构，其中，形成所述互连结构包括：
形成电连接至所述第一掺杂阱的第一接触部；
形成电连接至所述电阻器的部分的第二接触部；以及
形成电连接至所述第一接触部和所述第二接触部的导线。
20.根据权利要求19所述的制造高压半导体器件的方法，其中，所述电阻器的部分位于所述电阻器的中点附近。
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