KR20040077475A - 서지보호회로를 구비한 반도체장치 - Google Patents

서지보호회로를 구비한 반도체장치 Download PDF

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KR20040077475A
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명의 반도체장치(51)는, 신호입력단자(21)에 전기적으로 접속되고, 또한 다이오드(22)와 트랜지스터(23)를 갖는 서지보호회로를 구비한 반도체장치(51)에 있어서, 다이오드(22)의 캐소드 영역은, n+ 확산층(8c)과, n- 에피택셜층(4)과, n형 확산층(5)과, n+ 확산층(8b)으로 구성되어 있다. n+ 확산층(8c)은, 배선(12b)과 전기적으로 접속되어 반도체 기판(41)의 주표면에 형성되어 있다. n+ 확산층(8b)은, p형 확산층(6b)과 제너항복이 생기는 pn 접합을 구성하고, 제너항복이 생기는 pn 접합은 필드산화막(7)으로부터 떨어져 있다. 이것에 의해, 전류의 리이크가 생기지 않고, 또한 정상으로 동작하는 서지보호회로를 구비한 반도체장치를 얻을 수 있다.

Description

서지보호회로를 구비한 반도체장치{SEMICONDUCTOR DEVICE WITH SURGE PROTECTION CIRCUIT}
본 발명은, 반도체장치에 관한 것으로, 보다 특정적으로는 서지보호회로를 구비한 반도체장치에 관한 것이다.
자동차, 모터, 형광표시, 오디오 등이나 트랜지스터 소자 등으로 이루어진 IC(Integrated Circuit)를 순간적으로 크게 증가한 전류 또는 전압(서지)부터 보호하기 위한 서지보호회로로서, 다양한 것이 제안되어 왔다. 이 중에서, 1개의 다이오드와 1개의 npn 트랜지스터로 구성된 서지보호회로는, 간단한 구성으로 얻을 수 있는 서지보호회로로서 알려져 있다. 1개의 다이오드와 1개의 npn 트랜지스터로 구성되는 종래의 서지보호회로는, 이하와 같은 구성으로 되어 있다.
1개의 다이오드와 1개의 npn 트랜지스터로 구성되는 종래의 서지보호회로에서, 다이오드의 캐소드는, 필드산화막에 의해 전기적으로 분리된 반도체 기판의 주표면에 형성된 고농도의 제 1 n+ 확산층을 갖고 있다. 이 제 1 n+ 확산층은, 반도체 기판 상에 형성된 도전층과 접촉함으로써 신호입력단자와 전기적으로 접속되어 있다. 다이오드의 애노드는, p형 확산층과, p형 확산층 내에 형성된 p+ 확산층을 갖고 있다. 이 p+ 확산층은 캐소드가 되는 n+ 확산층과 직접 접하고 있다.
또한, npn 트랜지스터의 콜렉터는, 상기 제 1 n+ 확산층과, 매립 n+ 확산층과, 반도체 기판 내에 형성된 n- 에피택셜층을 갖고 있다. npn 트랜지스터의 베이스는, n- 에피택셜층 내에 형성된 p형 확산층을 갖고 있다. npn 트랜지스터의 에미터는, p형 확산층 내에 형성된 제 2 n+ 확산층을 갖고 있다.
상기 제 1 n+ 확산층은, 다이오드의 캐소드 영역에 포함되고, 또한 npn 트랜지스터의 콜렉터영역에 포함되어 있다. 또한, p형 확산층은 다이오드의 애노드 영역에 포함되고, 또한 npn 트랜지스터의 베이스 영역에 포함되어 있다.
이어서, 상기 종래의 서지보호회로의 동작에 관해 설명한다. 신호입력단자에 서지전압이 인가되면, 상기 제 1 n+ 확산층에 서지전압이 인가되어, 다이오드의 역방향 전압이 상승한다. 이 역방향 전압이 일정값을 넘으면 다이오드가 재너항복하여, 다이오드의 캐소드로부터 애노드로 전류가 흐른다. 이 애노드 영역에 포함되어있는 p형 확산층은 npn 트랜지스터의 베이스 영역이기도 하기 때문에, 이 전류가 npn 트랜지스터의 베이스전류가 된다. 이에 따라, npn 트랜지스터가 도통하기 때문에, 신호입력단자에 인가된 서지의 전하가 npn 트랜지스터의 에미터측으로부터 방전된다.
또한, 상기 이외의 서지보호회로는, 예를 들면 특개평 5-206385호 공보 및 특개소 56-19657호 공보에 개시되어 있다.
상기 구성을 갖는 종래의 서지보호회로에서는, 다이오드의 캐소드 영역이 되는 제 1 n+ 확산층과 상기 도전층과의 콘택저항을 하강시키기 위해, 제 1 n+ 확산층은 고농도로 형성되어 있다. 또한, 이 제 1 n+ 확산층과 접하는 부분에 있어서의 애노드 영역의 농도가 낮으면, 다이오드가 항복한 경우에, 제 1 n+ 확산층과 애노드(p형 확산층)와의 pn 접합의 공핍층 중에 존재하는 전자가, 제 1 n+ 확산층에 인접하는 필드산화막에 트랩된다. 이 경우, pn 접합의 공핍층이 넓어져, 다이오드의 항복전압이 상승하는 문제가 생긴다. 따라서, 애노드가 되는 p형 확산층 내의 제 1 n+ 확산층과 접하는 부분에는, 고농도의 p+ 확산층을 형성하는 것에 의해, 제 1 n+ 확산층으로부터의 전자를 스무스하게 애노드(p형 확산층)로 흘릴 필요가 있다. 요컨대, 제너항복이 생기는 pn 접합을 구성하는 애노드 영역과 캐소드 영역이 모두 고농도로 형성될 필요가 있다.
그렇지만, 제너항복이 생기는 pn 접합을 구성하는 애노드 영역과 캐소드 영역이 모두 고농도로 형성되면, 애노드 영역과 캐소드 영역의 pn 접합의 공핍층 폭이 극단적으로 좁아진다. 그 결과, 항복전압보다도 낮은 전압에서 서지보호회로에 전류가 흐르는 현상(전류의 리이크)이 발생하여, 서지보호회로가 정상으로 동작하지 않는다고 하는 문제가 있었다.
본 발명의 목적은, 전류의 리이크가 생기지 않고, 또한 정상으로 동작하는 서지보호회로를 구비한 반도체장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 있어서의 서지보호회로를 나타낸 회로도이다.
도 2는 본 발명의 실시예 1에 있어서의 서지보호회로를 구비한 반도체장치의 구성을 개략적으로 나타낸 평면도이다.
도 3은 도 2의 III-III선에 따른 단면도이다.
도 4a는 종래의 서지보호회로를 구비한 반도체장치의 전류·전압 특성을 나타낸 도면이고, 도 4b는 본 발명의 실시예 1에 있어서의 서지보호회로를 구비한 반도체장치의 전류·전압 특성을 나타낸 도면이다.
도 5는 본 발명의 실시예 2에 있어서의 서지보호회로를 구비한 반도체장치의 구성을 개략적으로 나타낸 평면도이다.
도 6은 도 5의 VI-VI선에 따른 단면도이다.
도 7은 본 발명의 실시예 3에 있어서의 서지보호회로를 구비한 반도체장치의 구성을 개략적으로 나타낸 단면도이다.
도 8은 본 발명의 실시예 4에 있어서의 서지보호회로를 구비한 반도체장치의 구성을 개략적으로 나타낸 평면도이다.
도 9는 도 8의 IX-IX선에 따른 단면도이다.
도 10은 본 발명의 실시예 5에 있어서의 서지보호회로를 구비한 반도체장치의 구성을 개략적으로 나타낸 평면도이다.
도 11은 도 10의 XI-XI선에 따른 단면도이다.
도 12는 본 발명의 실시예 6에 있어서의 서지보호회로를 구비한 반도체장치의 구성을 개략적으로 나타낸 평면도이다.
도 13은 도 12의 XIII-XIII선에 따른 단면도이다.
도 14는 본 발명의 실시예 4에 있어서의 서지보호회로를 구비한 반도체장치에서의 전류의 흐름을 모식적으로 나타낸 단면도이다.
도 15는 본 발명의 실시예 6에 있어서의 서지보호회로를 구비한 반도체장치에서의 전류의 흐름을 모식적으로 나타낸 단면도이다.
도 16은 본 발명의 실시예 4의 반도체장치에 있어서의 에미터 영역 바로 아래의 깊이 방향의 농도 프로파일과, 에미터 영역 바로 아래의 깊이 방향의 전계강도의 시뮬레이션 결과를 나타낸 도면이다.
도 17은 본 발명의 실시예 6의 반도체장치에 있어서의 에미터 영역 바로 아래의 농도 프로파일과, 에미터 영역 바로 아래의 깊이 방향의 전계강도의 시뮬레이션 결과를 나타낸 도면이다.
도 18은 본 발명의 실시예 7에 있어서의 서지보호회로를 구비한 반도체장치의 구성을 개략적으로 나타낸 단면도이다.
도 19는 본 발명의 실시예 8에 있어서의 서지보호회로를 구비한 반도체장치의 구성을 개략적으로 나타낸 단면도이다.
도 20은 본 발명의 실시예 8의 반도체장치에 있어서의 에미터 영역 바로 아래의 깊이 방향의 농도 프로파일과, 에미터 영역 바로 아래의 깊이 방향의 전계강도의 시뮬레이션 결과를 나타낸 도면이다.
도 21은 본 발명의 실시예 9에 있어서의 서지보호회로를 구비한 반도체장치의 구성을 개략적으로 나타낸 단면도이다.
도 22는 본 발명의 실시예 10에 있어서의 서지보호회로를 구비한 반도체장치의 구성을 개략적으로 나타낸 평면도이다.
도 23은 도 22의 XXIII-XXIII선에 따른 단면도이다.
도 24는 본 발명의 실시예 10의 반도체장치에 있어서의 에미터 영역 바로 아래의 농도 프로파일과, 에미터 영역 바로 아래의 전류밀도의 전계분포의 시뮬레이션 결과를 나타낸 도면이다.
도 25는 본 발명의 실시예 10의 반도체장치에 가해지는 전압과 반도체장치를 흐르는 전류밀도의 관계에 대한 시뮬레이션 결과를 나타낸 도면이다.
도 26은 반도체장치에 가해지는 전압과 반도체장치를 흐르는 전류밀도의 관계에 대한 시뮬레이션 결과를 나타낸 도면이다.
도 27은 본 발명의 실시예 11에 있어서의 서지보호회로를 구비한 반도체장치의 구성을 개략적으로 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: p- 영역 2: n+ 확산층
3a, 3b: p+ 확산층 4: n- 에피택셜층
5: n형 확산층 6a∼6c: p형 확산층
7: 필드산화막 8a∼8c: n+ 확산층
9, 9a, 9b: p+ 확산층 10: 층간절연막
11a∼11c: 콘택트홀 12a, 12b: 배선
13a, 13b: n+ 확산층 14a: 홈 부분
14b: 저농도 영역 21: 신호입력단자
22: 다이오드 23: npn 트랜지스터
24: 접지전위 25: 장치 부분
31: 서지보호회로 41: 반도체 기판
51: 반도체장치
본 발명의 반도체장치는, 신호입력단자에 전기적으로 접속되고, 또한 다이오드와 트랜지스터를 갖는 서지보호회로를 구비한 반도체장치에 있어서, 주표면을 갖는 반도체 기판과, 반도체 기판의 주표면에 형성된 필드산화막과, 반도체 기판의 주표면 상에 형성되고, 또한 신호입력단자에 전기적으로 접속된 제 1 도전층을 구비하고 있다. 다이오드의 캐소드는, 제 1 캐소드 영역과 제 2 캐소드 영역을 갖고, 제 1 캐소드 영역은, 제 1 도전층과 전기적으로 접속하여 반도체 기판의 주표면에 형성되어 있으며, 제 2 캐소드 영역은, 다이오드의 애노드 영역과 제너항복이 생기는 pn 접합을 구성하고, 제너항복이 생기는 pn 접합은 필드산화막으로부터 떨어져 있다.
[실시예]
이하, 본 발명의 실시예에 관해 도면에 근거하여 설명한다.
(실시예 1)
도 1을 참조하여, 서지보호회로(31)는, 다이오드(22)와 npn 트랜지스터(23)를 구비하고 있다. 다이오드(22)의 캐소드 및 npn 트랜지스터(23)의 콜렉터는, 신호입력단자(21) 및 장치 부분(25)에 전기적으로 접속되어 있다. 다이오드(22)의 애노드와 npn 트랜지스터(23)의 베이스는 서로 전기적으로 접속되어 있다. npn 트랜지스터(23)의 에미터는 접지전위(24)에 전기적으로 접속되어 있다.
이어서, 본 실시예에 있어서의 서지보호회로를 구비한 반도체장치의 구성에 관해 설명한다.
도 2 및 도 3을 참조하여, 반도체장치(51)에 있어서, 예를 들면 실리콘단결정으로 이루어진 반도체 기판(41)의 하부에 p- 영역(1)이 형성되어 있다. p- 영역(1) 위에는 주입확산에 의해 n+ 확산층 2가 형성되어 있다. 이 n+ 확산층 2 위에 n- 에피택셜층(4)이 형성되어 있다. 이 n- 에피택셜층(4)의 주위를 둘러싸도록, p- 영역(1) 상에 p+ 확산층 3a와 p형 확산층 6a가 형성되어 있고, p형 확산층 6a 내부에는 p+ 확산층(9)이 형성되어 있다. n+ 확산층 2 및 n- 에피택셜층(4) 내에는 주입확산에 의해 p+ 확산층 3b가 형성되어 있다. 또한, 반도체 기판(41)의 표면에는, 반도체 기판의 각 영역을 전기적으로 분리하기 위한 필드산화막(7)이 형성되어 있다. 필드산화막(7)이란, LOCOS(Local Oxidation of Silicon)법에 의해 형성되는 실리콘산화막을 말한다. p+ 확산층(9)과 n+ 확산층 8a와 n+ 확산층 8b와 n+ 확산층 8c는, 필드산화막(7)에 의해 각각 전기적으로 분리되어 있다.
이 n+ 확산층 2 및 n- 에피택셜층(4) 내부에는, 서지보호회로를 구성하는 다이오드(22)와 npn 트랜지스터(23)가 형성되어 있다. 다이오드(22)는, 애노드 영역과 캐소드 영역을 갖고 있다. npn 트랜지스터(23)는, 에미터 영역과 베이스 영역과 콜렉터 영역을 갖고 있다.
다이오드(22)에 있어서, 애노드 영역은, n형 확산층(5) 내부에 형성된 p형 확산층 6b에 의해 구성되어 있다. n형 확산층(5)은 n- 에피택셜층(4) 내부에 형성되어 있다. 캐소드 영역은, n- 에피택셜층(4) 내부에 형성된 n+ 확산층 8c(제 1 캐소드 영역)와, n- 에피택셜층(4)과, n형 확산층(5)과, n형 확산층(5) 및 p형 확산층 6b 내부에 형성된 n+ 확산층 8b(제 2 캐소드 영역)로 구성되어 있다.
npn 트랜지스터(23)에 있어서, 콜렉터 영역은, n- 에피택셜층(4) 내부에 형성된 n+ 확산층 8c와, n- 에피택셜층(4)과, n+ 확산층 2d로 구성되어 있다. 베이스 영역은, n- 에피택셜층(4) 내부에 형성된 p형 확산층 6c에 의해 구성되어 있다. 에미터 영역은, p형 확산층 6c 내부에 형성된 n+ 확산층 8a에 의해 구성되어 있다.
본 실시예에 있어서는, 제너항복이 생기는 pn 접합은, p형 확산층 6b와 n+ 확산층 8b로 구성되어 있다. 여기서, n+ 확산층 8b는 p형 확산층 6b의 상면을 덮도록 형성되어 있다. 반도체 기판(41)을 상면에서 본 경우(도 2)에 있어서의 n+ 확산층 8b의 외주 부분은, n형 확산층(5)과 전기적으로 접속되어 있다. 또한, p형 확산층 6b의 측면을 덮도록 n형 확산층(5)이 형성되어 있다. 이에 따라, n+ 확산층 8b 및 n형 확산층(5)으로 구성되는 캐소드 영역은 사각기둥의 형상으로 형성되어 있고, 이 사각기둥의 내부에 애노드 영역인 p형 확산층 6b가 형성되어 있다. 따라서, 제너항복이 생기는 pn 접합(p형 확산층 6b와 n+ 확산층 8b로 구성되는 pn 접합)은이 사각기둥의 내부에 구성되게 되어, 필드산화막(7)으로부터 떨어져 있다.
n형 확산층(5)은, 예를 들면 약 1012개/㎠의 주입량으로 P(인)을 n- 에피택셜층(4)에 주입함으로써 형성되어 있다. p형 확산층 6a∼6c는, 예를 들면 약 1013개/㎠의 주입량으로 B(붕소)를 n- 에피택셜층(4)에 주입하는 것에 의해 형성되어 있다. n+ 확산층 8a∼8c는, n- 에피택셜층(4)과, n형 확산층(5) 및 p형 확산층 6b와, p형 확산층 6c의 표면에서, 예를 들면 약 1015개/㎠의 주입량으로 As(비소)를 주입함으로써 형성되어 있다. p+ 확산층(9)은, p형 확산층 6a의 표면에서, 예를 들면 약 1015개/㎠의 주입량으로 B 또는 BF2를 주입함으로써 형성되어 있다.
반도체 기판(41) 표면을 덮도록 반도체 기판(41)의 주표면 상에 층간절연막(10)이 형성되어 있다. 층간절연막(10)에는 콘택홀(11a∼11c)의 각각이 형성되어 있다. 이 콘택홀(11a∼11c)의 각각을 통해 상기한 각 영역에 전기적으로 접속하도록, 층간절연막(10) 상에, 예를 들면 불순물이 도입된 다결정실리콘(이하, 도프드 폴리실리콘으로 칭한다)으로 이루어진 배선(12a, 12b)이 형성되어 있다. 이에 따라, p+ 확산층(9)과 n+ 확산층 8a가 전기적으로 접속되어 있다. 이때, 배선 12b(제 1 도전층)는 신호입력단자(21)(도 1) 및 장치 부분(25)(도 1)에 전기적으로 접속되어 있다.
이어서, 본 실시예에 있어서의 서지보호회로의 동작에 관해 설명한다.
도 1∼도 3을 참조하여, 서지전압이 신호입력단자(21)에 인가되면, n+ 확산층 8b에 서지전압이 인가되어, 다이오드(22)의 애노드와 캐소드 사이의 역방향 전압이 상승한다. 이에 따라, 다이오드(22)가 제너항복하여, n+ 확산층 8b로부터 p형 확산층 6b로 전류가 흐른다. 이 p형 확산층 6b로부터 npn 트랜지스터(23)의 베이스 영역인 p형 확산층 6a에 전류가 흘러, npn 트랜지스터(23)가 ON된다. npn 트랜지스터(23)가 ON되면, n- 에피택셜층(4)으로부터 n+ 확산층 8a에 전류가 흐르는 것에 의해, 신호입력단자(21)에 인가된 서지전압은 접지전위(24)인 배선 12a로 개방된다. 이에 따라, 장치 부분(25)에 서지전압이 인가되는 것이 방지된다.
본 실시예가 있어서는, 다이오드(22)의 캐소드 영역은 n+ 확산층 8c와 n- 에피택셜층(4)과 n형 확산층(5)과 n+ 확산층 8b로 구성되어 있다. 이 중에서, 배선 12b에 전기적으로 접속되어 있는 n+ 확산층 8c와, 제너항복이 생기는 pn 접합을 구성하고 있는 n+ 확산층 8b가 각각의 영역에서 구성되어 있다. 따라서, n+ 확산층 8c의 불순물 농도를 높게 함으로써 배선 12b와의 콘택저항을 하강시킬 수 있다. 또한, p형 확산층 6b와 n+ 확산층 8b의 불순물 농도를 낮게 함으로써, 전류의 리이크를 방지할 수 있다. 더구나, 제너항복이 생기는 p형 확산층 6b와 n+ 확산층 8b의 p n 접합이 필드산화막(7)으로부터 떨어져 있기 때문에, 애노드 영역과 캐소드 영역의 pn 접합의 공핍층 중에 존재하는 전자가 필드산화막(7)에 트랩되고, 이에 따라 pn 접합의 공핍층이 넓어져, 다이오드(22)의 항복전압이 상승한다고 하는 문제를 해결할 수 있다. 따라서, 전류의 리이크가 생기지 않고, 또한 정상으로 동작하는 서지보호회로를 구비한 반도체장치(51)를 얻을 수 있다.
본 발명자들은, 상기한 효과를 확인하는 이하의 실험을 행하였다.
구체적으로는, 종래의 서지보호회로를 구비한 반도체장치의 전류·전압 특성과 본 실시예에 있어서의 서지보호회로를 구비한 반도체장치의 전류·전압 특성을 조사하였다. 도 4a 및 도 4b에 있어서, 전류는 npn 트랜지스터(23)(도 1)를 흐르는 전류를 대수 표시하고 있다. 전압은, 접지전위(24)(도 1)의 전위를 0으로 하였을 때의 신호입력단자(21)(도 1)의 전위를 나타내고 있다. 또한, V1은 다이오드(22)(도 1)의 항복전압을 나타내고 있다.
이들 결과로부터, 종래의 서지보호회로에서는, 전압이 V1이하인 경우에도 전류가 흐르고 있다. 이것은 다이오드(22)의 전류의 리이크에 기인하는 것이다. 한편, 본 발명에 있어서는, 전압이 V1이하인 경우에는 10-12A 오더의 약간의 전류밖에 흐르고 있지 않다. 그리고, 전압이 V1이상이 되면 급격하게 커진 전류가 흐르고 있다. 따라서, 본 발명의 실시예 1의 서지보호회로를 구비하는 반도체장치는, 전류의 리이크가 생기지 않고, 정상으로 동작하고 있는 것을 알 수 있다.
또한, 본 실시예에 있어서는, 서지보호회로(31)는, 다이오드(22)의 캐소드와 트랜지스터(23)의 콜렉터가 신호입력단자(21)에 전기적으로 접속되어 있으며, 다이오드(22)의 애노드와 트랜지스터(23)의 베이스는 서로 동일한 도전형으로 형성되어 있고, 또한 서로 전기적으로 접속되어 있다.
이에 따라, 다이오드(22)가 트랜지스터(23)보다 먼저 확실하게 항복하도록 회로가 구성되기 때문에, 다이오드(22)가 항복함으로써 트랜지스터(23)가 확실히ON되고, 그것에 의해 신호입력단자(21)에 인가된 서지전압이 확실히 개방되기 때문에, 오동작을 방지할 수 있고 정상으로 동작하는 서지보호회로(31)를 실현할 수 있다.
더구나, 본 실시예에 있어서는, 애노드 영역인 p형 확산층 6b의 상면을 덮도록, 제너항복이 생기는 pn 접합을 구성하는 캐소드 영역인 n+ 확산층 8b가 형성되어 있다.
이에 따라, 제너항복이 생기는 pn 접합이 필드산화막(7)으로부터 떨어져 있는 구성을 용이하게 제작할 수 있다. 따라서, 제너항복이 생기는 pn 접합의 공핍층 중의 전자가 필드산화막(7)에 트랩되어 공핍층 폭이 넓어지는 것에 의해 다이오드(22)의 항복전압이 상승하는 것을 용이하게 방지할 수 있다.
이때, 본 실시예에 있어서는, 애노드 영역인 p형 확산층 6b의 상면을 덮도록, 제너항복이 생기는 pn 접합을 구성하는 캐소드 영역인 n+ 확산층 8b가 형성되어 있는 경우에 관해 나타내었지만, 본 발명은 이러한 경우에 한정되는 것은 아니며, 애노드 영역인 p형 확산층 6b의 측면을 덮도록, 제너항복이 생기는 pn 접합을 구성하는 캐소드 영역이 형성되어 있어도 된다.
(실시예 2)
도 5 및 도 6을 참조하여, 본 실시예에 있어서는, n+ 확산층 8c를 둘러싸도록 n- 에피택셜층(4) 내부에 n+ 확산층 13a가 형성되어 있다. n+ 확산층 13a는, n+ 확산층 2에 도달하도록 n- 에피택셜층(4) 내부에 예를 들면 인 글라스를 주입확산함으로써 형성되고 있다. 이에 따라, npn 트랜지스터(23)의 콜렉터 영역은, n+ 확산층 8c와 n+ 확산층 13a와 n+ 확산층 2와 n- 에피택셜층(4)으로 구성되어 있다. 이때, n+ 확산층 13a는 n- 에피택셜층(4)보다도 불순물 농도가 높다.
이때, 이 이외의 구성에 관해서는 도 1∼도 3에 나타낸 실시예 1의 구성과 거의 동일하기 때문에, 동일한 구성요소에 관해서는 동일한 부호를 붙이고, 그것의 설명을 생략한다.
본 실시예의 서지보호회로를 구비한 반도체장치에 있어서는, npn 트랜지스터(23)의 콜렉터 영역이 더 n+ 확산층 13a로 구성되어 있다. n+ 확산층은 n- 에피택셜층에 비해 불순물 농도가 크기 때문에, 콜렉터 영역의 전기저항(콜렉터저항)이 작다. 이 때문에, 트랜지스터의 동작속도를 향상할 수 있어, 고주파수의 서지에 대해서도 서지보호회로가 동작가능하게 된다. 이것에 관해 이하에서 설명한다.
트랜지스터의 동작속도는 베이스 영역에서의 소수 캐리어의 주행시간 B가 짧을수록 빨라진다. 베이스 영역에서의 소수 캐리어의 주행시간 τB는 다음 식으로 표시된다.
여기서, QB는 베이스 영역에 주입된 소수 캐리어의 전하, Ic는 콜렉터 전류, τB는 베이스 영역에서의 소수 캐리어의 주행시간이다. 식 1을 참조하여, 콜렉터 전류 IC가 커지면 소수 캐리어의 주행시간 τB가 짧아진다. 본 실시예에 있어서는, n+ 확산층이 형성되는 것에 의해 콜렉터 저항이 작아지기 때문에, 콜렉터 전류 IC가 커진다. 그 결과, 베이스 영역에서의 소수 캐리어의 주행시간 τB가 짧아져, 트랜지스터의 동작속도를 향상할 수 있어, 고주파수의 서지에 대해서도 서지보호회로가 동작가능하게 된다.
(실시예 3)
도 7을 참조하여, 본 실시예에 있어서는, p형 확산층 6a의 도면 중 우측의 n- 에피택셜층(4) 내에도 n+ 확산층 13b가 형성되어 있다. n+ 확산층 13b는 n+ 확산층 13a와 동일한 방법에 의해 형성된다. 이에 따라, npn 트랜지스터(23)의 콜렉터 영역은, n+ 확산층 8c와 n+ 확산층 13a와 n+ 확산층 2와 n+ 확산층 13b와 n- 에피택셜층(4)으로 구성되어 있다.
이때, 이 이외의 구성에 관해서는 도 6에 나타낸 실시예 2의 구성과 거의 동일하기 때문에, 동일한 구성요소에 관해서는 동일한 부호를 부착하고, 그것의 설명을 생략한다.
본 실시예의 서지보호회로를 구비한 반도체장치에 있어서는, npn트랜지스터(23)의 콜렉터 영역이 더 n+ 확산층 13b로 구성되어 있다. n+ 확산층은 n- 에피택셜층에 비해 불순물 농도가 크기 때문에, 콜렉터 저항이 작다. 이 때문에, 트랜지스터의 동작속도를 한층 더 향상시킬 수 있어, 고주파수의 서지에 대해서도 서지보호회로가 동작가능하게 된다.
(실시예 4)
도 8 및 도 9를 참조하여, 본 실시예에 있어서는, 다이오드(22)가 아래와 같이 구성되어 있다.
즉, 다이오드(22)에 있어서, 캐소드 영역은, n- 에피택셜층(4) 내부에 형성된 n+ 확산층 8c(제 1 캐소드 영역)와, n- 에피택셜층(4)과, n- 에피택셜층(4) 내부에 형성된 n형 확산층(5)(제 2 캐소드 영역)으로 구성되어 있다. 애노드 영역은, n- 에피택셜층(4) 내부에 형성된 p형 확산층 6c와, n형 확산층(5) 및 p형 확산층 6c 내부에 형성된 p+ 확산층(9a)으로 구성되어 있다. 이때, p+ 확산층 3b와 p형 확산층 6b와 n+ 확산층 8b는 형성되어 있지 않다.
본 실시예에 있어서는, 제너항복이 생기는 pn 접합은, p+ 확산층(9a)과 n형 확산층(5)으로 구성되어 있다. 여기서, p+ 확산층(9a)은 n형 확산층(5)의 상면을 덮도록 형성되어 있다. 반도체 기판(41)을 상면에서 본 경우(도 8)에 있어서의 p+ 확산층(9a)의 외주 부분은, p형 확산층 6c와 전기적으로 접속되어 있다. 또한, n형 확산층(5)의 측면을 둘러싸도록 p형 확산층 6c가 형성되어 있다. 이에 따라, p+ 확산층(9a) 및 p형 확산층 6c로 구성되는 애노드 영역은 사각 기둥의 형상이 되고,이 사각 기둥의 내부에 캐소드 영역인 n형 확산층(5)이 형성되어 있다. 따라서, 제너항복이 생기는 pn 접합(p+ 확산층(9a)과 n형 확산층(5)으로 구성되는 pn 접합)은 이 사각 기둥의 내부에 구성되게 되어, 필드산화막(7)으로부터 떨어져 있다.
이때, 이 이외의 구성에 대해서는 도 1∼도 3에 나타낸 실시예 1의 구성과 거의 동일하기 때문에, 동일한 구성요소에 관해서는 동일한 부호를 붙이고, 그것의 설명을 생략한다.
본 실시예의 서지보호회로를 구비한 반도체장치에 있어서는, 캐소드 영역인 n형 확산층(5)의 상면을 덮도록, 제너항복이 생기는 pn 접합을 구성하는 애노드 영역인 p+ 확산층(9a)이 형성되어 있다.
이에 따라, 제너항복이 생기는 pn 접합이 필드산화막(7)으로부터 떨어져 있는 구성을 용이하게 제작할 수 있다. 따라서, 제너항복이 생기는 p n 접합의 공핍층 중의 전자가 필드산화막(7)에 트랩되어 공핍층 폭이 넓어지는 것에 의해 다이오드(22)의 항복전압이 상승하는 것을 용이하게 방지할 수 있다.
이때, 본 실시예에 있어서는, 캐소드 영역인 n형 확산층(5)의 상면을 덮도록, 제너항복이 생기는 p n 접합을 구성하는 애노드 영역인 p+ 확산층(9a)이 형성되어 있는 경우에 관해 나타내었지만, 본 발명은 이러한 경우에 한정되는 것은 아니며, 캐소드 영역인 n형 확산층(5)의 측면을 덮도록, 제너항복이 생기는 pn 접합을 구성하는 애노드 영역이 형성되어 있어도 된다.
(실시예 5)
도 10 및 도 11을 참조하여, 본 실시예에 있어서는, 다이오드(22)가 아래와 같이 구성되어 있다.
즉, 다이오드(22)에 있어서, 애노드 영역은, n- 에피택셜층(4) 내부에 형성된 p+ 확산층 3b와, n- 에피택셜층(4) 내부에 형성된 p형 확산층 6c로 구성되어 있다. 캐소드 영역은, n- 에피택셜층(4) 내부에 형성된 n+ 확산층 8c(제 1 캐소드 영역)와, n- 에피택셜층(4)과 n+ 확산층 2(제 2 캐소드 영역)로 구성되어 있다. p형 확산층 6c는, p+ 확산층 3b와 접촉하도록, n- 에피택셜층(4) 내부에 넓게 형성되어 있다. 이때, n형 확산층(5)과 p형 확산층 6b는 형성되어 있지 않다.
본 실시예에 있어서는, 제너항복이 생기는 pn 접합은, p+ 확산층 3b와 n+ 확산층 2로 구성되어 있다. p+ 확산층 3b와 n+ 확산층 2와는 모두 n- 에피택셜층(4)의 내부(도 11 중의 하측)에 형성되어 있고, 제너항복이 생기는 pn 접합은 필드산화막(7)으로부터 떨어져 있다.
이때, 이 이외의 구성에 관해서는 도 1∼도 3에 나타낸 실시예 1의 구성과 거의 동일하기 때문에, 동일한 구성요소에 관해서는 동일한 부호를 붙이고, 그것의 설명을 생략한다.
본 실시예에 있어서는, 제너항복이 생기는 pn 접합은, 모두 불순물 농도가 높은 영역인 p+ 확산층 3b와 n+ 확산층 2로 구성되어 있다. 그렇지만, 이하의 이유에 의해 pn 접합 부분의 p+ 확산층 3b의 불순물 농도가 국소적으로 낮게 되어 있다.
즉, p+ 확산층 3b는, 예를 들면 약 1014개/㎠의 주입량으로 B를 p- 영역(1)에 주입하고, 예를 들면 1150℃의 열처리를 행하는 것에 의해 형성되어 있다. n+ 확산층 2는, 예를 들면 약 1015개/㎠의 주입량으로 Sb(안티몬)을 p- 영역(1)에 주입하고, 예를 들면 1180℃의 열처리를 행하는 것에 의해 형성되어 있다. 이때, Sb는 B보다도 확산계수가 작기 때문에, Sb의 확산에 의해, n+ 확산층 2는 p- 영역(1) 부근에 형성된다. 한편, B는 Sb보다도 확산계수가 크기 때문에, B의 확산에 의해, p+ 확산층 3b는 n+ 확산층 2보다도 반도체 기판(41) 표면에 가까운 영역(도 11 중의 상측)에 형성된다. 이와 같이 하여 형성된 p+ 확산층 3b에서는, p+ 확산층 3b 내부에 있어서도 불순물 농도차가 생기고 있다. 요컨대, p+ 확산층 3b 내부에 있어서, 반도체 기판(41) 표면에 가까운 부분(도 11 중 상측)에서는 국소적으로 B의 불순물 농도가 높아지고 있다. 한편, n+ 확산층 2와의 pn 접합 부분에서는 국소적으로 B의 불순물 농도가 낮게 되어 있기 때문에, pn 접합의 공핍층 폭이 넓어진다. 이에 따라, 전류의 리이크가 생기지 않고, 또한 정상으로 동작하는 서지보호회로를 구비한 반도체장치를 얻을 수 있다.
또한, 본 실시예에 있어서는, 제너항복이 생기는 pn 접합을 구성하는 p+ 확산층 3b와 n+ 확산층 2는, 모두 반도체 기판(41) 내부에 형성된 n- 에피택셜층(4)의 내부에 형성되어 있다. 이에 따라, 제너항복이 생기는 pn 접합이 반도체 기판(41)의 내부(도 11 중 하측)에 형성되기 때문에, 서지보호회로(31)에서 발생한 열을 효율 좋게 반도체 기판(41)으로 방출할 수 있다.
(실시예 6)
도 12 및 도 13을 참조하여, 본 실시예에 있어서는, npn 트랜지스터(23)가 이하와 같이 구성되어 있다.
즉, npn 트랜지스터(23)에 있어서, 콜렉터 영역은, n- 에피택셜층(4) 내부에 형성된 n+ 확산층(8c)과, n- 에피택셜층(4)과, n+ 확산층(2)(제 1 매립층)에 의해 구성되어 있다. 베이스 영역은, n- 에피택셜층(4) 내부에 형성된 p+ 확산층(3b)(제 2 매립층)과, n- 에티팩셜층(4) 내부에 형성된 p형 확산층(6c)에 의해 구성되어 있다. 에미터 영역은, p형 확산층(6c) 내부에 형성된 n+ 확산층(8a)에 의해 구성되어 있다. n+ 확산층(2)과 p+ 확산층(3b)은 인접하고 있다.
이때, 이 이외의 구성에 대해서는 도 8 및 도 9에 나타낸 실시예 4의 구성과 거의 동일하기 때문에, 동일한 구성요소에 대해서는 동일한 부호를 붙이고, 그것의 설명을 생략한다.
본 실시예의 서지보호회로를 구비한 반도체장치(51)에서는, 서지전압에 의해 다이오드(22)가 제너항복하면, npn 트랜지스터(22)에서는 이하와 같은 전류가 흐른다. 즉, 콜렉터 영역에서 n+ 확산층(8c)으로부터 n- 에피택셜층(4)을 통해 n+ 확산층(2)에 흐른 전류가, p+ 확산층(3b) 및 p형 확산층(6c)을 거쳐 n+ 확산층(8a)으로 흐른다. n+ 확산층(2)과 p+ 확산층(3b)에서 콜렉터와 베이스의 접합 부분이 형성되어 있다. 이와 같이, n- 에피택셜층(4)보다도 불순물 농도가 높은 n+ 확산층(2)을 베이스와의 접합 부분으로 할 수 있다.
본 실시예의 서지보호회로를 구비한 반도체장치(51)에 있어서, npn 트랜지스터(23)의 콜렉터는, 반도체 기판 내에 형성된 n- 에피택셜층(4)과, n- 에피택셜층(4) 내부에 형성된 n+ 확산층(2)을 갖고 있으며, npn 트랜지스터(23)의 베이스는, n- 에피택셜층(4) 내부에 형성된 p+ 확산층(3b)을 갖고 있다. n+ 확산층(2)은 n- 에피택셜층(4)보다도 불순물 농도가 높고, 또한 p+ 확산층(3b)과 인접하고 있다.
이것에 의해, n- 에피택셜층(4)보다도 불순물 농도가 높은 n+ 확산층(2)이 베이스와의 접합 부분이 되므로, 콜렉터 영역과 베이스 영역의 접합면에 전류가 집중하기 쉬워진다. 그 결과, 콜렉터 영역으로부터 베이스 영역으로 전류가 흐르기 쉬워져, 한층 큰 전류를 개방할 수 있다.
도 14를 참조하여, 실시예 4의 반도체장치에서는, n- 에피택셜층(4)이 베이스 영역과의 접합 부분으로 되고 있다. n- 에피택셜층(4)은 n+ 확산층(2)보다도 고저항이므로, 본 실시예의 반도체장치와 비교하여 콜렉터 영역 내부에서 전류가 집중하기 쉬워져(전류밀도가 높아지기 쉬워져), 콜렉터 영역 내에 전류가 흐르기 어려운 개소가 존재하고 있다. 한편, 도 15를 참조하여, 본 실시예의 반도체장치는, n- 에피택셜층(4)보다도 불순물 농도가 높은 n+ 확산층(2)이 베이스 영역과의 접합 부분이 되므로, 콜렉터 영역 내부에 전류가 집중하지 않아(전류밀도가 높아지지 않아), 콜렉터 영역에서 전류가 흐르기 쉬워진다.
본 발명자들은, 상기한 결과를 확인하기 위해, 본 발명의 실시예 4의 반도체장치와, 본 실시예의 반도체장치의 각각에 있어서, 전류에 의해 형성되는 에미터영역 바로 아래의 깊이 방향의 전계강도에 대해 시뮬레이션을 행하였다.
도 16 및 도 17은, 반도체장치(51)를 흐르는 전류의 전류밀도가 각각 10μA/㎛, 10mA/㎛인 경우의 전계강도의 시뮬레이션 결과를 나타내고 있다. 또한, 도 16 및 도 17에 있어서, A로 표시되는 영역은 n+ 확산층(8a)이 형성되어 있는 영역이고, B로 표시되는 영역은 p형 확산층(6c)이 형성되어 있는 영역이며, C로 표시되는 영역은 n- 에피택셜층(4)이 형성되어 있는 영역이고, D로 표시되는 영역은 n+ 확산층(2)이 형성되어 있는 영역이며, E로 표시되는 영역은 p+ 확산층(3b)이 형성되어 있는 영역이다.
도 16을 참조하여, 전류밀도가 10μA/㎛인 경우에는, n+ 확산층(2) 내부의 약 6.8㎛의 깊이에서, 전계강도의 절대값이 극대가 되고 있다. 전계강도의 절대값이 큰 개소는 전류가 집중하여 흐르기 어렵게 되어 있는 개소이므로, 이 결과로부터, 특히 반도체장치에 흐르는 전류가 큰 경우에, n+ 확산층(2) 내부에서 전류가 흐르기 어려운 개소가 존재하고 있는 것을 알 수 있다.
한편, 도 17을 참조하여, 전류밀도가 10μA/㎛, 10mA/㎛의 어느 경우에서도, p+ 확산층(3b)과 n+ 확산층(2)의 접합면 부근의 약 7.0㎛의 깊이에서 전계강도의 절대값이 극대가 되고 있다. 이것에 의해, 본 실시예의 반도체장치(510에서는, n+ 확산층(2) 내부서 전류가 흐르기 쉽게 되고 있는 것을 알 수 있다.
(실시예 7)
도 18을 참조하여, 본 실시예에 있어서는, n+ 확산층(8c)을 둘러싸도록 n-에피택셜층(4) 내부에 확산층(13a)이 형성되어 있다. n+ 확산층(13a)은, n+ 확산층(2)에 도달하도록 n- 에피택셜층(4) 내부에 예를 들면 인 글래스를 디포지션하여 확산하는 것에 의해 형성되어 있다. 이것에 의해, npn 트랜지스터(23)의 콜렉터 영역은, n+ 확산층 8c와 n+ 확산층 13a와 n+ 확산층 2와 n- 에피택셜층(4)에 의해 구성되어 있다. 이때, n+ 확산층 13a는 n- 에피택셜층(4)보다도 불순물 농도가 높다.
이때, 이 이외의 구성에 대해서는 도 12 및 도 13에 나타낸 실시예 6의 구성과 거의 동일하기 때문에, 동일한 구성요소에 대해서는 동일한 부호를 붙여, 그것의 설명을 생략한다.
본 실시예의 서지보호회로를 구비한 반도체장치(51)에 있어서는, npn 트랜지스터(23)의 콜렉터 영역이 다시 n+ 확산층 13a로 구성되어 있다. n+ 확산층은 n- 에피택셜층에 비해 불순물 농도가 크므로, 콜렉터 영역의 전기저항(콜렉터 저항)이 작다. 이 때문에, 트랜지스터의 동작속도를 향상시킬 수 있어, 고주파수의 서지에 대해서도 서지보호회로가 동작가능하게 된다.
(실시예 8)
도 19를 참조하여, 본 실시예에 있어서는, n+ 확산층(8a)의 바로 아래에 위치하는 p+ 확산층(3b)의 일부에 홈 부분(14a)이 형성되어 있다. 홈 부분(14a)은 n+ 확산층(2)에 인접하고 있으며, 홈 부분(14a)에 들어가도록 n+ 확산층(2)이 형성되어 있다. 이 홈 부분(14a)은, p+ 확산층(3b)을 형성하기 때문에 n+ 확산층(2) 및n- 에피택셜층(4) 내부에 불순물을 주입할 때, 홈 부분(14a)에 불순물을 주입하지 않도록 하여 p+ 확산층(3b)을 형성하는 것에 의해 형성된다. 홈 부분(14a)이 이와 같이 하여 형성되므로, p+ 확산층(3b)은, p형 불순물의 농도가 국소적으로 낮아지고 있는 저농도 영역(14b)을 홈 부분(14a)의 주변에 갖고 있다.
이때, 이 이외의 구성에 대해서는 도 12 및 도 13에 나타낸 실시예 6의 구성과 거의 동일하기 때문에, 동일한 구성요소에 대해서는 동일한 부호를 붙여, 그거의 설명을 생략한다.
본 실시예의 서지보호회로를 구비한 반도체장치(51)에 있어서, p+ 확산층(3b)은, n- 에피택셜층과 인접하는 부분에 상대적으로 불순물 농도가 낮은 저농도 영역(14b)을 갖고 있다.
이것에 의해, 형성되는 저농도 영역(14b)의 크기에 의해 콜렉터와 접촉하는 베이스 영역의 저항을 조절할 수 있다. 베이스 영역의 저항을 조절함으로써, 반도체장치에 흐르는 전류의 크기를 조절할 수 있다.
본 발명자들은, 상기한 결과를 확인하기 위해, 본 실시예의 반도체장치(51)에 있어서, 전류에 의해 형성되는 에미터 영역 바로 아래의 전계강도에 대해 시뮬레이션을 행하였다.
도 20에서는, 반도체장치를 흐르는 전류의 전류밀도가 각각 10μA/㎛, 10mA/㎛인 경우의 전계강도의 시뮬레이션 결과를 나타내고 있다. 또한, 도 20에 있어서, A로 표시되는 영역은 n+ 확산층 8a가 형성되어 있는 영역이고, B로 표시되는 영역은 p형 확산층(6c)이 형성되어 있는 영역이며, D로 표시되는 영역은 n+ 확산층 2가형성되어 있는 영역이고, E로 표시되는 영역은 p+ 확산층(3b)이 형성되어 있는 영역이다.
도 20을 참조하여, 전류밀도가 10μA/㎛인 경우에는, 도 17에 나타낸 실시예 6의 시뮬레이션 결과와 비교하여 전계강도의 폭이 크게 되어 있다. 전계강도의 폭이 크게 될수록 전류가 흐르기 어려운 영역은 커지므로, 이 결과로부터, 특히 반도체장치를 흐르는 전류가 작은 경우에, 불순물 영역(14b)에 의해 반도체 장치에 흐르는 전류의 크기를 조정가능하다는 것을 알 수 있다.
(실시예 9)
도 21을 참조하여, 본 실시예에 있어서는, n+ 확산층(8c)을 둘러싸도록 n- 에피택셜층(4) 내부에 n+ 확산층(13a)이 형성되어 있다. n+ 확산층(13a)은, n+ 확산층(2)에 도달하도록 n- 에피택셜층(4) 내부에 예를 들면 인 글래스를 디포지션하여 확산하는 것에 의해 형성되어 있다. 이것에 의해, npn 트랜지스터(23)의 콜렉터 영역은, n+ 확산층 8c와 n+ 확산층 13a와 n+ 확산층 2와 n- 에피택셜층(4)에 의해 구성되어 있다. 이때, n+ 확산층 13a는 n- 에피택셜층(4)보다도 불순물 영역이 높다.
이때, 이 이외의 구성에 대해서는 도 19에 나타낸 실시예 8의 구성과 거의 동일하기 때문에, 동일한 구성요소에 대해서는 동일한 부호를 붙여, 그것의 설명을 생략한다.
본 실시예의 서지보호회로를 구비한 반도체장치(51)에 있어서는, npn 트랜지스터(23)의 콜렉터 영역이 다시 n+ 확산층 13a로 구성되어 있다. n+ 확산층은 n- 에피택셜층에 비해 불순물 농도가 크기 때문에, 콜렉터 영역의 전기저항(콜렉터 저항)이 작다. 이 때문에, 트랜지스터의 동작속도를 향상시킬 수 있어, 고주파수의 서지에 대해서도 서지보호회로를 동작가능하게 된다.
(실시예 10)
도 22 및 도 23을 참조하여, 본 실시예에 있어서는, npn 트랜지스터(23)의 에미터 영역을 구성하는 n+ 확산층(8a)의 형상이 실시예 6과는 다르다. 구체적으로는, n+ 확산층(8a)을 3개로 분리하도록 2개의 p+ 확산층(9b)이 p형 확산층(6c) 내부에 형성되어 있다. 2개의 p+ 확산층(9b)의 각각은, 예를 들면 도 23 중의 종방향으로 연장된 사각형의 평면 형상을 갖고 있다. n+ 확산층(8a) 및 p+ 확산층(9b)은, 모두 배선(12a)(제 2 도전층)과 전기적으로 접속되어 있다. 또한, npn 트랜지스터(23)의 베이스 영역은, n- 에피택셜층(4) 내부에 형성된 p+ 확산층(3b)과, n- 에피택셜층(4) 내부에 형성된 p형 확산층(6c)과, p형 확산층(6c) 내부에 형성된 p+ 확산층(9b)에 의해 구성되어 있다.
이때, 이 이외의 구성에 대해서는 도 12 및 도 13에 나타낸 실시예 6의 구성과 거의 동일하기 때문에, 동일한 구성요소에 대해서는 동일한 부호를 붙여, 그것의 설명을 생략한다.
본 실시예의 서지보호회로를 구비한 반도체장치(51)에 있어서, npn 트랜지스터(23)의 베이스 영역인 p+ 확산층(9b)과, 에미터 영역인 n+ 확산층(8a)은, 모두배선(12a)과 전기적으로 접속되어 있다.
이것에 의해, 베이스 영역인 p형 확산층(6c)을 흐르는 전류가 p+ 확산층(9b)을 통해 배선(12a)에 흘러 들어가므로, p형 확산층(6c)의 전자밀도가 저하하여, npn 트랜지스터(23)에 있어서 콜렉터 영역으로부터 에미터 영역에 전류가 흐르기 어렵게 된다. 따라서, p+ 확산층(9b)의 크기를 조절함으로써, 반도체장치에 흐르는 전류의 크기를 조절할 수 있다.
본 발명자들은, 상기한 효과를 확인하기 위해, 본 실시예의 반도체장치(51)에 있어서, 에미터 영역 바로 아래의 깊이 방향의 전자밀도에 대해 시뮬레이션을 행하였다.
도 24에 있어서, A로 표시되는 영역은 n+ 확산층 8a가 형성되어 있는 영역이고, B로 표시되는 영역은 p형 확산층(6c)이 형성되어 있는 영역이며, D로 표시되는 영역은 n+ 확산층 2가 형성되는 영역이고, E로 표시되는 영역은 p+ 확산층 3b가 형성되어 있는 영역이다.
도 24를 참조하여, p+ 확산층(3b) 내부의 약 6.2㎛의 깊이로부터, p+ 확산층 3b와 n+ 확산층 2의 접합면 부근의 약 7.0㎛의 깊이까지의 범위에서, 전자밀도가 크게 저하하고 있다. 이것에 의해, p형 확산층(6c)을 흐르는 전류가 p+ 확산층 9b를 통해 배선(12a)에 흘러들어가고 있는 것을 알 수 있다.
또한, 본 발명자들은 본 실시예의 반도체장치(51)에 있어서, p+ 확산층 9b(슬릿)의 수를 변화시켜, 반도체장치에 가해지는 전압과 반도체장치를 흐르는 전류의 관계에 대해 시뮬레이션을 행하였다.
도 25를 참조하여, 전류밀도가 1×10-4A/㎛ 이상인 경우에 있어서, 슬릿의 수가 커짐(p+ 확산층(9b)의 크기가 커짐)에 따라 반도체장치를 흐르는 전류가 커지고 있다. 이 결과로부터, 특히 반도체장치를 흐르는 전류가 큰 경우에, p형 확산층(6c) 내부에 형성되는 p+ 확산층(9b)(슬릿)의 수에 따라 반도체장치에 흐르는 전류의 크기를 조절가능하다는 것을 알 수 있다.
더구나, 본 발명자들은, 본 발명의 실시예 4, 6, 8 및 10의 반도체장치 각각에 있어서, 반도체장치에 가해지는 전압과 반도체장치를 흐르는 전류의 관계에 대해 시뮬레이션을 행하였다.
도 26을 참조하여, 실시예 6의 반도체장치에서는, 전류밀도가 1×10-4A/㎛인 경우에, 전압은 약 11.0V로 되고 있다. 이것에 대해, 실시예 4의 반도체장치에서는, 전류밀도가 1×10-4A/㎛인 경우에 전압은 약 26.0V로 되어 있다. 이 결과로부터, 실시예 6의 반도체장치는, 특히 반도체장치에 흐르는 전류가 큰 경우에, 실시예 4의 반도체장치보다도 전류가 흐르기 쉽게 되고 있는 것을 알 수 있다. 또한, 실시예 8의 반도체장치에서는, 전류밀도가 1×10-10A/㎛인 경우에 전압은 약 26.0V로 되어 있다, 이것에 대해, 실시예 6의 반도체장치에서는, 전류밀도가 1×10-10A/㎛인 경우에 전압은 약 16.0V로 되어 있다. 이 결과로부터, 실시예 8의 반도체장치는, 특히 반도체장치에 흐르는 전류가 작은 경우에, 실시예 8의 반도체장치보다도 전류가 흐르기 쉬워져, 흐르는 전류의 크기가 조정가능하다는 것을 알 수 있다. 더구나, 실시예 10의 반도체장치에서는, 전류밀도가 1×10-7A/㎛인 경우에 전압은 32.0V로 되고 있다. 이것에 대해, 실시예 6의 반도체장치에서는, 전류밀도가 1×10-7A/㎛인 경우에 전압은 약 11.0V로 되어 있다. 이 결과로부터, 실시예 8의 반도체장치는, 특히 반도체장치에 흐르는 전류가 큰 경우에, 실시예 6의 반도체장치보다도 전류가 흐르기 어렵게 되어, 흐르는 전류의 크기가 조정가능하다는 것을 알 수 있다.
(실시예 11)
도 27을 참조하여, 본 실시예에 있어서는, n+ 확산층 8c를 둘러싸도록 n- 에피택셜층(4) 내부에 n+ 확산층 13a가 형성되어 있다. n+ 확산층 13a는, n+ 확산층 2에 도달하도록 n- 에피택셜층(4) 내부에 예를 들면 인 글래스를 디포지션하여 확산하는 것에 의해 형성되어 있다. 이것에 의해, npn 트랜지스터(23)의 콜렉터 영역은, n+ 확산층 8c와 n+ 확산층 13a와 n+ 확산층 2와 n- 에피택셜층 4에 의해 구성되어 있다. 이때, n+ 확산층 13a는 n- 에피택셜층(4)보다도 불순물 농도가 높다.
이때, 이 이외의 구성에 대해서는 도 22 및 도 23에 도시된 실시예 10의 구성과 거의 동일하기 때문에, 동일한 구성요소에 대해서는 동일한 부호를 붙여, 그것의 설명을 생략한다.
본 실시예의 서지보호회로를 구비한 반도체장치(51)에 있어서는, npn 트랜지스터(23)의 콜렉터 영역이 다시 n+ 확산층 13a로 구성되어 있다. n+ 확산층은 n-에피택셜층에 비해 불순물 농도가 크므로, 콜렉터 영역의 전기저항(콜렉터 저항)이 작다. 이 때문에, 트랜지스터의 동작속도를 향상시킬 수 있어, 고주파수의 서지에 대해서도 서지보호회로가 동작가능하게 된다.
실시예 1∼11에 있어서는, 도 1의 회로를 갖는 반도체장치의 경우에 관해 설명하였지만, 본 발명은 이러한 경우에 한정되는 것은 아니며, 신호입력단자에 전기적으로 접속되고, 또한 다이오드와 트랜지스터를 갖는 서지보호회로를 구비한 반도체장치면 된다. 또한, 불순물 확산영역의 형성방법에 관해서는, 본 실시예에 있어서의 조건에 한정되는 것은 아니며, 다른 조건이라도 된다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에 의해 표시되고, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 반도체장치는, 제 1 도전층과 전기적으로 접속되어 있는 제 1 캐소드 영역과, 제너항복이 생기는 pn 접합을 구성하고 있는 제 2 캐소드 영역이 각각 형성되어 있다. 따라서, 제 1 캐소드 영역의 불순물 농도를 높게 함으로써 제 1 도전층과의 접촉저항을 하강시킬 수 있다. 또한, 애노드 영역과 제 2 캐소드 영역의 불순물 농도를 낮게 함으로써, 전류의 리이크를 방지할 수 있다. 더구나, 제너항복이 생기는 애노드 영역과 제 2 캐소드 영역과의 pn 접합이 필드산화막으로부터떨어져 있기 때문에, 애노드 영역과 캐소드 영역의 pn 접합의 공핍층 중에 존재하는 전자가 필드산화막에 트랩되고, 이에 따라 pn 접합의 공핍층이 넓어져, 다이오드의 항복전압이 상승한다고 하는 문제를 해결할 수 있다. 따라서, 전류의 리이크가 생기지 않고, 또한 정상으로 동작하는 서지보호회로를 구비한 반도체장치를 얻을 수 있다.

Claims (3)

  1. 신호입력단자에 전기적으로 접속되고, 다이오드와 트랜지스터를 갖는 서지보호회로를 구비한 반도체장치에 있어서,
    주표면을 갖는 반도체 기판과,
    상기 반도체 기판의 주표면에 형성된 필드산화막과,
    상기 반도체 기판의 주표면 상에 형성되고, 상기 신호입력단자에 전기적으로 접속된 도전층을 구비하고,
    상기 다이오드의 캐소드는, 제 1 캐소드 영역과 제 2 캐소드 영역을 갖고, 상기 제 1 캐소드 영역은, 상기 도전층과 전기적으로 접속되어 상기 반도체 기판의 주표면에 형성되어 있으며, 상기 제 2 캐소드 영역은, 상기 다이오드의 애노드 영역과 제너항복이 생기는 pn 접합을 구성하고,
    상기 제너항복이 생기는 pn 접합은, 상기 필드산화막으로부터 떨어져 있는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 애노드 영역의 측면 또는 상면을 덮도록, 상기 제 2 캐소드 영역이 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 제 2 캐소드 영역의 측면 또는 상면을 덮도록, 상기 애노드 영역이 형성되어 있는 것을 특징으로 하는 반도체장치.
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