TWI497684B - 靜電放電保護電路 - Google Patents

Description

靜電放電保護電路

本發明是有關於一靜電放電保護電路，特別是可調整持住電壓的靜電放電保護電路。

保護內部電路避免受到靜電放電的破壞對於熟悉技藝的人士而言一直是個挑戰。轉折(snapback)裝置為靜電放電保護電路所常用之一類裝置，當過度電性應力發生時，該類裝置會展現其轉折特性。圖1所示為一具有轉折特性之轉折裝置之電流-電壓曲線圖。如圖1所示，當轉折裝置之跨壓低於觸發電壓(trigger voltage)V_trig 時，轉折裝置將維持截止(cutoff)狀態，當跨壓升至觸發電壓V_trig 時，轉折裝置中之PN接面會進入累增崩潰狀態而觸發轉折裝置之寄生BJT電晶體開啟而導通電流。一旦轉折裝置開始導通電流，跨壓會下降至持住電壓(holding voltage)V_hold ，也就是產生轉折後，才恢復上升。為避免轉折裝置在恢復正常操作時仍維持開啟或是進入栓鎖(latchup)狀態，持住電壓V_hold 應較內部電路之操作電壓V_op 高，較佳者應保留超出操作電壓V_op 之安全邊際。另外，不同之內部電路可能需要不同之操作電壓，因此持住電壓V_hold 應為可調整。

一傳統方法將一或多二極體與轉折裝置串接以透過加諸額外之電壓降來增加持住電壓V_hold 。然而，此嘗試不僅無法達到目的，反而使上述之低持住電壓問題更為惡化。圖2 顯示單一轉折裝置之電流-電壓曲線(如虛線所示)以及加上二極體之轉折裝置之電流-電壓曲線(如實線所示)。如圖2所示，當轉折裝置與二極體串聯時，其持住電壓V_h2 遠較單一轉折裝置之持住電壓V_h1 為低，表示有另外的電流導通路徑被啟動。

另一傳統方法將一保護環結構設置於所述一或多二極體以及轉折裝置之間，藉以捕捉在基板中流動的電洞以及電子，因此抑制所述另外的電流導通路徑被啟動。雖然增加之保護環結構可協助所述一或多二極體順利達成預期的目的，但卻可能為提供保護環結構本身以及額外之佈局間距而多佔用許多佈局面積。

因此，如何能以較小的佈局面積設計出一可調整持住電壓的靜電放電電路是一重要課題。

本發明的目的是要提供一靜電放電保護電路，此靜電放電保護電路具有一井嵌於一基板中，該井所具有的導電型與基板的導電型相反，且該井環繞一用來散逸靜電放電電流之轉折裝置。另外，一摻雜區形成於該井中並電耦接於一較可能於正向靜電放電時引入靜電放電電流至保護電路的電壓墊。經過該井之隔離，靜電放電保護電路之持住電壓可在沒有保護環輔助的條件下，透過調整二極體串中二極體之數目，自轉折裝置之持住電壓調升，因此可節省佈局面積。

本發明為了達到以上目的可藉由提供一靜電放電保護電路電耦接於一第一墊以及一第二墊之間。在一正常操作狀態下，施加於第一墊之電壓較施加於第二墊之電壓為高。靜電放電保護電路包含一具有第一導電型的基板；一位於基板中並具有第二導電型的第一井；一由第一井包圍之轉折裝置；以及一位於基板中之二極體串。第一井與第一墊耦接。二極體串與轉折裝置串接，並且與第一井分開。串接之二極體串以及轉折裝置係連結於第一墊與第二墊之間。

本發明為了達到以上目的可藉由提供一靜電放電保護電路電耦接於一第一墊以及一第二墊之間。在一正常操作狀態下，施加於第一墊之電壓較施加於第二墊之電壓為高。靜電放電保護電路包含一具有第一導電型的基板；一位於基板中並具有第二導電型的第一井；一位於第一井中並具有第一導電型的裝置井；一位於裝置井中並具有第二導電型的第一摻雜區；一位於裝置井中並具有第二導電型的第二摻雜區；一位於第一與第二摻雜區之間以及裝置井上方之第一閘極；以及至少一二極體區。每一二極體區包含一位於基板中的二極體井；一位於二極體井中且具有第一導電型之第三摻雜區；以及一位於二極體井中且具有第二導電型之第四摻雜區。第一井與第一墊耦接。裝置井與第二墊耦接。第二摻雜區與第一閘極均與第二墊耦接。所述至少一二極體區與第一摻雜區串聯，並且使第一摻雜區與第一墊耦接。

本發明為了達到以上目的可藉由提供一靜電放電保護電路電耦接於一第一墊以及一第二墊之間。在一正常操作狀態下，施加於第一墊之電壓較施加於第二墊之電壓為高。靜電放電保護電路包含一具有第一導電型的基板；一位於基板中並具有第二導電型的第一井；一位於第一井中並具有第一導電型的第一裝置井；一位於第一裝置井中並具有第二導電型的第二裝置井；一位於第二裝置井中並具有第一導電型的第一摻雜區；一位於第一裝置井中並具有第二導電型的第二摻雜區；以及至少一二極體區。每一二極體區包含一位於基板中的二極體井；一位於二極體井中且具有第一導電型之第三摻雜區；以及一位於二極體井中且具有第二導電型之第四摻雜區。第一井與第一墊耦接。第一裝置井與第二裝置井分別與第二墊及第一墊耦接。第一摻雜區與第一墊耦接。所述至少一二極體區與第二摻雜區串聯，並且使第二摻雜區與第二墊耦接。

以下所述的為本發明中所例述的實施例與所附圖示，以各種例示的方式針對本發明做更充分的闡述。所提出的各種例示應整體觀之而不應該斷章取義或以此對本發明所欲保護的範圍加以限縮，所揭露的內容是可供熟悉此領域的技藝人士完整了解。在說明書中所用的"或"字為一連接用語，可是為"和/或"。另外，冠詞"一"可視為單數或複數。"耦接"或"連接"一詞可代表元件間直接連接或間接地透過 其他元件進行連接。

圖3用來表示根據本揭露中所述的一實施例有關一靜電放電保護電路1的等效電路示意圖。所述的電路1可被加入一半導體電路中且電耦接於一第一墊110、一內部電路120與一第二墊130。在一正常操作狀態下，施加於第一墊110之電壓較施加於第二墊130之電壓為高。依據一實施例，第一墊110為一輸出入墊或是一高電壓墊，而第二墊130為一接地墊。依據其他實施例，第一墊110可為一VDD1墊而第二墊130為一VDD2墊，或是第一墊110可為一VSS1墊而第二墊130為一VSS2墊。透過加入靜電放電保護電路1，內部電路120可被保護免於受到靜電放電的破壞或其它的電撃。電路1包括一轉折裝置11以及一與轉折裝置11串接之二極體串12，以使自第一墊110導入之靜電放電電流導至第二墊130。當過度電性應力發生時，轉折裝置11會如上所述表現轉折特性。於電路1中，轉折裝置11為一接地閘極N型金屬氧化半導體(ground-gate NMOS,ggNMOS)，其中NMOS之源極與第二墊130耦接，NMOS之汲極透過二極體串12與第一墊110耦接。經由調整二極體串12中二極體之數目，靜電放電保護電路1之持住電壓可自轉折裝置11之持住電壓調升至高於正常操作狀態下施加於第一墊110之電壓，例如10.5伏。另外，靜電放電保護電路1可包括一反向二極體13以供自第二墊130導入之靜電放電電流導至第一墊110。

圖4繪示本揭露內容所述的另一實施例的一靜電放電保護電路2的半導體結構。靜電放電保護電路2電耦接於第 一墊110與第二墊130之間。在一正常操作狀態下，施加於第一墊110之電壓較施加於第二墊130之電壓為高。靜電放電保護電路2包括一基板100、一第一井200、一轉折裝置21以及一二極體串12。於本實施例中，基板100具有第一導電型；具有第二導電型的第一井200係位於基板100中，其中第一井200與第一墊110耦接；轉折裝置21由第一井200包圍；二極體串12係設置於基板100中，其與轉折裝置21串接，並且與第一井200分開，其中，串接之二極體串12以及轉折裝置21係連結於第一墊110與第二墊130之間。於本實施例中，第一導電型與第二導電型相反。於本實施例中，第一井200係經由第一井200中一具有第二導電型之較高濃度摻雜區240與第一墊110耦接。基板100係經由基板100中一具有第一導電型之較高濃度摻雜區250與第二墊130耦接。

請參照圖4，於本實施例中，第一導電型為P型，第二導電型為N型。於本實施例中，轉折裝置21為一ggNMOS。轉折裝置21包含一第一NMOS，其中第一NMOS包含一位於第一井200中並具有第一導電型之裝置井211，位於裝置井211中之一汲極212、一源極214以及一基體端215，以及一位於裝置井211上方之閘極213，其中第一NMOS之閘極213、源極214以及基體端215與第二墊130耦接，以及第一NMOS之汲極212透過二極體串12與第一墊110耦接。

請繼續參照圖4，透過將轉折裝置21包圍於耦接第一墊110之第一井200中，靜電放電保護電路2之持住電壓可自轉折裝置21之持住電壓調升至高於正常操作狀態下施加於第 一墊110之電壓。圖7包含一圖4所示二極體串12之剖面結構之舉例。請一併參照圖4以及圖7，若第一井200不存在時，二極體串22中之P+摻雜區222-1及N井221-1，以及P基板100所構成之PNP BJT電晶體，以及N井221-1、P基板100與NMOS之源極214所構成之NPN BJT電晶體將形成一寄生矽控整流器(Silicon-Controlled Rectifier,SCR)路徑。PNP BJT電晶體以及NPN BJT電晶體會形成一可能進入產生再生電流狀態之正回饋結構而使轉折裝置21之持住電壓下降。透過將轉折裝置21包圍於耦接第一墊110之第一井200中，可阻斷寄生SCR路徑，而使靜電放電保護電路2之持住電壓在不使用傳統保護環結構的條件下，自轉折裝置21之持住電壓調升至高於正常操作狀態下施加於第一墊110之電壓。假如使用所述之保護環結構，將會有另外具有N+摻雜區之N井以及P+摻雜區設置於二極體串12與轉折裝置21之間的P基板100區域。

請參照回圖4，基板100與第一井200的接觸面另外形成了一個二極體，其中所述的二極體的導通方向自第一墊110的角度來看是與二極體串12的導通方向相反。於此實施例中，第一井200透過直接將N+摻雜區240與第一墊110連接而達成直接與第一墊110耦接。

在本實施例中提供了至少兩條靜電放電電流的主要放電路徑使來自不同方向的靜電放電電流得以散逸，當一靜電放電電流自第一墊110導入，或可稱為正向靜電放電，靜電放電電流的放電路徑會經由二極體串12、轉折裝置21之 第一NMOS之汲極212、裝置井211以及源極214，至第二墊130。相反地，若靜電放電電流是自第二墊130導入，在此稱為負壓靜電放電，則靜電放電電流的放電路徑會經由基板100、第一井200，至第一墊110。本揭露藉由將第一井200嵌入導電型相反的基板100中，並使其包圍轉折裝置21，以及直接將第一井200與第一墊110耦接，因此不需要再另外保留多餘的面積來容納一用來進行負壓型靜電電流放電的反向二極體。

圖5繪示本揭露內容所述的另一實施例，其轉折裝置21進一步包含一第二NMOS與第一NMOS疊接。本實施例與圖4所示實施例之差異在於轉折裝置21包含第一NMOS之外的第二NMOS。所述第二NMOS與第一NMOS疊接，也就是第一NMOS與第二NMOS共用裝置井211，以及第二NMOS之一源極與第一NMOS之汲極為共用。第二NMOS之一汲極216透過二極體串12與第一墊110耦接，以及第二NMOS之一閘極217接收一控制電壓V_Ctrl 以降低轉折裝置21之觸發電壓。於本實施例中，控制電壓V_Ctrl 等於VDD。

圖6繪示本揭露內容所述的另一實施例，其第一井200透過二極體串12與第一墊110耦接。本實施例與圖4所示實施例之差異在於第一井200係透過二極體串12與第一墊110耦接而非直接於第一墊110耦接。

圖7與圖8分別繪示本揭露內容所述之二實施例，其中之一之二極體串22包含單一二極體，而其中之另一之二極體串22包含複數個二極體。請一併參照圖7與圖8，二極體 串22包含一端陽極222-n，以及一端陰極223-n，其中於圖7所示範例中，n=1，於圖8所示範例中，n=3。端陽極222-1與第一墊110耦接，端陰極223-n與第一NMOS之汲極212耦接。

圖9繪示本揭露內容所述的另一實施例，其以一第二井300圍繞二極體串32。具有第二導電型之第二井300嵌於基板100中，並且與第一墊110耦接。二極體串32由第二井300包圍，並且二極體串32中之每一二極體包含一具有第一導電型之二極體井321-x，一位於二極體井321-x之陽極322-x；以及一位於二極體井321-x之陰極323-x，其中x表示二極體串32中之第x個二極體。於本實施例中，第二井300透過設置於第二井300中具有第二導電型之較高濃度摻雜區340與第一墊110耦接。

圖8與圖9所示之實施例之差別在於圖8中之二極體串22係直接嵌於基板100中，而圖9中之二極體串32則由第二井300包圍再嵌於基板100中。在正常操作時，會對第一墊110施加一偏壓以驅動內部電路，理想狀況下與第一墊110電耦接的保護電路2應當處於不導通以避免能耗。透過將圖8所示之二極體串22中之每一二極體之N井221-x，如圖9所示置換為P井321-x，再將二極體串32以耦接於第一墊110之N井300包圍，P井321-x與N井300的介面上的電位差可以形成一阻障以避免來自P井321-x的漏電流進入N井300中。對二極體串32中的第一個二極體而言，在P井321-1與N井300的間的電位相當，但對於二極體串32中的第二與其他後續 連接的二極體而言，其P井321-x與N井300的介面上的電位差會因串聯的壓降造成彼此有更大的電位差，因此也會在二極體外形成更大的阻障。另外，藉由調整各井中的摻雜濃度或輪廓，本實施例可以提供更大的阻障來降低漏電流。因此，圖9所示之實施例不僅可在不使用保護環結構之條件下達成可調整持住電壓，更可減少正常操作時之能耗。

圖10用來表示根據本揭露中所述的一實施例有關一靜電放電保護電路4的等效電路示意圖。所述的電路4可被加入一半導體電路中且電耦接於一第一墊110、一內部電路120與一第二墊130。在一正常操作狀態下，施加於第一墊110之電壓較施加於第二墊130之電壓為高。依據一實施例，第一墊110為一輸出入墊或是一高電壓墊，而第二墊130為一接地墊。依據其他實施例，第一墊110可為一VDD1墊而第二墊130為一VDD2墊，或是第一墊110可為一VSS1墊而第二墊130為一VSS2墊。透過加入靜電放電保護電路4，內部電路120可被保護免於受到靜電放電的破壞或其它的電撃。電路4包括一轉折裝置41以及一與轉折裝置41串接之二極體串42，以使自第一墊110導入之靜電放電電流導至第二墊130。當過度電性應力發生時，轉折裝置41會如上所述表現轉折特性。於電路4中，轉折裝置11為一低電壓觸發矽控整流器(Low-Voltage Triggered Silicon-Controlled Rectifier,LVTSCR)，其中低電壓觸發矽控整流器之陽極(P+)區與第二墊130耦接，低電壓觸發矽控整流器之陰極(P+)區透過二極體串42與第一墊110耦接。經由調整二極體 串42中二極體之數目，靜電放電保護電路4之持住電壓可自轉折裝置41之持住電壓調升至高於正常操作狀態下施加於第一墊110之電壓，例如10.5伏。另外，靜電放電保護電路4可包括一反向二極體43以供自第二墊130導入之靜電放電電流導至第一墊110。

圖11繪示本揭露內容所述的另一實施例的一靜電放電保護電路5的半導體結構。靜電放電保護電路5電耦接於第一墊110與第二墊130之間。在一正常操作狀態下，施加於第一墊110之電壓較施加於第二墊130之電壓為高。靜電放電保護電路5包括一基板100、一第一井500、一轉折裝置51以及一二極體串42。於本實施例中，基板100具有第一導電型；具有第二導電型的第一井500係位於基板100中，其中第一井500與第一墊110耦接；轉折裝置51由第一井500包圍；二極體串42係設置於基板100中，其與轉折裝置51串接，並且與第一井500分開，其中，串接之二極體串42以及轉折裝置51係連結於第一墊110與第二墊130之間。於本實施例中，第一導電型與第二導電型相反。於本實施例中，第一井500係經由第一井500中一具有第二導電型之較高濃度摻雜區540與第一墊110耦接。基板100係經由基板100中一具有第一導電型之較高濃度摻雜區250與第二墊130耦接。

請參照圖11，於本實施例中，第一導電型為P型，第二導電型為N型。於本實施例中，轉折裝置51為一LVTSCR。轉折裝置51包含一位於N型第一井500中的P井511，一位於P井511中的N井512，一位於N井512中的陽極區514，以及 一位於P井511中的陰極區517。P井511以及陰極區517是與第二墊130耦接，N井512以及陽極區514是與第一墊110耦接。於本實施例中，陰極區517是透過二極體串42與第二墊130耦接。LVTSCR係由P+陽極區514、N井512，以及P井511所構成之PNP BJT電晶體，以及由N井512、P井511，以及N+陰極區517所構成之NPN BJT電晶體所形成。PNP BJT電晶體之基極與集極分別與NPN BJT電晶體之集極與基極耦接。另外，為了使LVTSCR之觸發電壓低至足以提供較適當之靜電放電保護之程度，本實施例中之LVTSCR進一步包含一NMOS，其汲極515係設置於N井512與P井511之介面上方，其閘極516接收一控制電壓V_Ctrl ，以及其源極與LVTSCR之陰極區517共用相同之N+摻雜區。當施加於NMOS之閘極516之控制電壓V_Ctrl 越高，則使LVTSCR開啟之觸發電壓越低。於本實施例中，N井512係透過一位於N井512中的N+摻雜區513與第一墊110耦接，P井511係透過一位於P井511中的P+摻雜區518與第一墊130耦接。

請繼續參照圖11，透過將轉折裝置51包圍於耦接第一墊110之第一井500中，靜電放電保護電路5之持住電壓可自轉折裝置51之持住電壓調升至高於正常操作狀態下施加於第一墊110之電壓。圖12包含一圖11所示二極體串42之剖面結構之舉例。請一併參照圖11以及圖12，若第一井500不存在時，LVTSCR中的P+摻雜區514及N井512，以及P基板100所構成之PNP BJT電晶體，以及LVTSCR中的N井512、P基板100與二極體串52中的二極體的N井521-1所構成之NPN BJT電晶體將形成一寄生SCR路徑。PNP BJT電晶體以及NPN BJT電晶體會形成一可能進入產生再生電流狀態之正回饋結構而使轉折裝置51之持住電壓下降。透過將轉折裝置51包圍於耦接第一墊110之第一井500中，可阻斷寄生SCR路徑，而使靜電放電保護電路5之持住電壓在不使用傳統保護環結構的條件下，自轉折裝置51之持住電壓調升至高於正常操作狀態下施加於第一墊110之電壓。假如使用所述之保護環結構，將會有另外具有N+摻雜區之N井以及P+摻雜區設置於轉折裝置51與二極體串42之間的P基板100區域。

請參照回圖11，基板100與第一井500的接觸面另外形成了一個二極體，其中所述的二極體的導通方向自第一墊110的角度來看是與二極體串42的導通方向相反。

在本實施例中提供了至少兩條靜電放電電流的主要放電路徑使來自不同方向的靜電放電電流得以散逸，當一靜電放電電流自第一墊110導入，也就是正向靜電放電，靜電放電電流的放電路徑會經由低電壓觸發矽控整流器之陽極區514、N井512、P井511以及陰極區517，以及二極體串42，至第二墊130。相反地，若靜電放電電流是自第二墊130導入，也就是負壓靜電放電，則靜電放電電流的放電路徑會經由基板100、第一井500，至第一墊110。本揭露藉由將第一井500嵌入導電型相反的基板100中，並使其包圍轉折裝置51，以及直接將第一井500與第一墊110耦接，因此不需要再另外保留多餘的面積來容納一用來進行負壓型靜電 電流放電的反向二極體。

圖12與圖13分別繪示本揭露內容所述之二實施例，其中之一之二極體串52包含單一二極體，而其中之另一之二極體串52包含複數個二極體。請一併參照圖12與圖13，二極體串52包含一端陽極522-n，以及一端陰極523-n，其中於圖12所示範例中，n=1，於圖13所示範例中，n=3。端陽極522-1與轉折裝置之陰極區517耦接，端陰極523-n與第二墊130耦接。

圖14繪示本揭露內容所述的另一實施例，其以一第二井600圍繞二極體串62。具有第二導電型之第二井600嵌於基板100中，並且與第一墊110耦接。二極體串62由第二井600包圍，並且二極體串62中之每一二極體包含一具有第一導電型之二極體井621-x，一位於二極體井621-x之陽極622-x；以及一位於二極體井621-x之陰極623-x，其中x表示二極體串62中之第x個二極體。於本實施例中，第二井600透過設置於第二井600中具有第二導電型之較高濃度摻雜區640與第一墊110耦接。

圖13與圖14所示之實施例之差別在於圖13中之二極體串52係直接嵌於基板100中，而圖14中之二極體串32則由第二井600包圍再嵌於基板100中。在正常操作時，會對第一墊110施加一偏壓以驅動內部電路，理想狀況下與第一墊110電耦接的保護電路5應當處於不導通以避免能耗。透過將圖13所示之二極體串52中之每一二極體之N井521-x，如圖14所示置換為P井621-x，再將二極體串62以耦接於第一 墊110之N井600包圍，P井621-x與N井600的介面上的電位差可以形成一阻障以避免來自P井621-x的漏電流進入N井600中。對二極體串62中的第一個二極體而言，在P井621-1與N井600的間的電位相當，但對於二極體串62中的第二與其他後續連接的二極體而言，其P井621-x與N井600的介面上的電位差異會因串聯的壓降造成彼此有更大的電位差，因此也會在二極體外形成更大的阻障。另外，藉由調整各井中的摻雜濃度或輪廓，本實施例可以提供更大的阻障來降低漏電流。因此，圖13所示之實施例不僅可在不使用保護環結構之條件下達成可調整持住電壓，更可減少正常操作時之能耗。

圖15繪示本揭露內容所述的另一實施例，其第二井600透過轉折裝置51(標示於圖11中)與第一墊110耦接。本實施例與圖14所示實施例之差異在於第二井600係透過轉折裝置51與第一墊110耦接而非直接於第一墊110耦接。

請參照圖7，其顯示本揭露之一實施例中之靜電放電保護電路2之剖面圖。靜電放電保護電路2電耦接於第一墊110與第二墊130之間。在一正常操作狀態下，施加於第一墊110之電壓較施加於第二墊130之電壓為高。靜電放電保護電路2包括具有第一導電型的基板100；一位於基板100中並具有第二導電型的第一井200，其中第一井200與第一墊110耦接；一位於第一井200中並具有第一導電型的裝置井211，其中裝置井211與第二墊130耦接；一位於裝置井211中並具有第二導電型的第一摻雜區212；一位於裝置井211中並具有 第二導電型的第二摻雜區214；一位於第一與第二摻雜區(212及214)以及裝置井211上方之第一閘極213，其中第一閘極213與第二墊130耦接；以及至少一二極體區22。每一二極體區包含一位於基板100中的二極體井221-1；一位於二極體井221-1中且具有第一導電型之第三摻雜區222-1；以及一位於二極體井221-1中且具有第二導電型之第四摻雜區223-1，其中，所述至少一二極體區22與第一摻雜區212串聯，並且使第一摻雜區212與第一墊110耦接。於本實施例中，第一井200係經由第一井200中一具有第二導電型之較高濃度摻雜區240與第一墊110耦接。基板100係經由基板100中一具有第一導電型之較高濃度摻雜區250與第二墊130耦接。

請繼續參照圖7，透過將裝置井211包圍於耦接第一墊110之第一井200中，靜電放電保護電路2之持住電壓可在沒有傳統保護環結構的輔助下調整至高於正常操作狀態下施加於第一墊110之電壓。假如使用所述之保護環結構，其將會被設置於所述至少一二極體區22與第一摻雜區212之間的P基板100區域。靜電放電保護電路2之持住電壓可透過調整所述至少一二極體區22中的二極體數目進行調整，例如圖7與圖8所示。

請參照圖7，在本實施例中分別提供正向靜電放電電流以及負壓靜電放電電流二者散逸之路徑。在正向靜電放電的情形下，靜電放電電流的放電過程係依序自第一墊110，經所述至少一二極體區22、第一摻雜區212、裝置井211以 及第二摻雜區214，至第二墊130。相反地，在負壓靜電放電的情形下，靜電放電電流的放電過程係依序自第二墊130，經基板100以及第一井200，至第一墊110。

請繼續參照圖8，其顯示本揭露之另一實施例中之靜電放電保護電路2之剖面圖。於本實施例中，靜電放電保護電路2進一步包含一位於裝置井211且具有第二導電型之第五摻雜區216；以及一位於第五摻雜區216與第一摻雜區212間以及裝置井211上方之第二閘極217，其中所述至少一二極體區22與第五摻雜區216串聯，並且使第五摻雜區216與第二墊130耦接，以及第二閘極217接收一控制電壓。於本實施例中，控制電壓等於VDD。

請繼續參照圖8，於本實施例中，第一井200係透過耦接任一二極體區之第四摻雜區223-x以與第一墊110耦接，而非如圖7所示直接於第一墊110耦接。

圖9繪示本揭露內容所述的另一實施例，其以一第二井300圍繞所述至少一二極體區32。具有第二導電型之第二井300嵌於基板100中，並且與第一墊110耦接。於本實施例中，裝置井321-x與第二井300之介面上的電位差可以形成一阻障以避免來自裝置井321-x之漏電流進入基板100中。

於上述實施例中，第一導電型可為P型，第二導電型可為N型。

請參照圖12，其顯示本揭露之一實施例中之靜電放電保護電路5之剖面圖。靜電放電保護電路5電耦接於第一墊110與第二墊130之間。在一正常操作狀態下，施加於第一 墊110之電壓較施加於第二墊130之電壓為高。靜電放電保護電路5包括具有第一導電型的基板100；一位於基板100中並具有第二導電型的第一井500，其中第一井500與第一墊110耦接；一位於第一井500中並具有第一導電型的第一裝置井511，其中第一裝置井511與第二墊130耦接；一位於第一裝置井511中並具有第二導電型的第二裝置井512，其中第二裝置井512與第一墊110耦接；一位於第二裝置井512中並具有第一導電型的第一摻雜區514，其中第一摻雜區514與第一墊110耦接；一位於第一裝置井511中並具有第二導電型的第二摻雜區517；以及至少一二極體區52。每一二極體區包含一位於基板100中的二極體井521-1；一位於二極體井521-1中且具有第一導電型之第三摻雜區522-1；以及一位於二極體井521-1中且具有第二導電型之第四摻雜區523-1，其中，所述至少一二極體區52與第二摻雜區517串聯，並且使第二摻雜區517與第二墊130耦接。於本實施例中，第一井500係經由第一井500中一具有第二導電型之較高濃度摻雜區540與第一墊110耦接。基板100係經由基板100中一具有第一導電型之較高濃度摻雜區550與第二墊130耦接。於本實施例中，第二裝置井512係經由第二裝置井512中一具有第二導電型之較高濃度摻雜區513與第一墊110耦接；以及第一裝置井511係經由第一裝置井511中一具有第一導電型之較高濃度摻雜區518與第二墊130耦接

請繼續參照圖12，透過將裝置井511包圍於耦接第一墊110之第一井500中，靜電放電保護電路5之持住電壓可在沒 有傳統保護環結構的輔助下調整至高於正常操作狀態下施加於第一墊110之電壓。假如使用所述之保護環結構，其將會被設置於所述至少第二摻雜區517與一二極體區52之間的P基板100區域。靜電放電保護電路5之持住電壓可透過調整所述至少一二極體區52中的二極體數目進行調整，例如圖12與圖13所示。

請參照圖12，在本實施例中分別提供正向靜電放電電流以及負壓靜電放電電流二者散逸之路徑。在正向靜電放電的情形下，靜電放電電流的放電過程係依序自第一墊130，經第一摻雜區514、第二裝置井512、第一裝置井511、第二摻雜區517以及所述至少一二極體區52，至第二墊130。相反地，在負壓靜電放電的情形下，靜電放電電流的放電過程係依序自第二墊130，經基板100以及第一井500，至第一墊110。

請繼續參照圖12，其顯示本揭露之另一實施例中之靜電放電保護電路5之剖面圖。於本實施例中，靜電放電保護電路5進一步包含一位於第一與第二裝置井(511及512)上方且具有第二導電型之第五摻雜區515；以及一位於第五摻雜區515與第二摻雜區517間以及第一裝置井511上方之閘極516，其中閘極接收一控制電壓V_Ctrl 。當控制電壓V_Ctrl 越高，則使靜電放電保護電路5越容易開啟以進行電流放電。

圖14繪示本揭露內容所述的另一實施例，其以一第二井600圍繞所述至少一二極體區62。具有第二導電型之第二井600嵌於基板100中，並且與第一墊110耦接。於本實施例 中，裝置井621-x與第二井600之介面上的電位差可以形成一阻障以避免來自裝置井621-x之漏電流進入基板100中。

圖15繪示本揭露內容所述的另一實施例，其第二井600係透過耦接第二摻雜區517以與第一墊110耦接，而非如圖14所示直接於第一墊110耦接。

於上述實施例中，第一導電型可為P型，第二導電型可為N型。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。

1‧‧‧靜電放電保護電路

100‧‧‧基板

11‧‧‧轉折裝置

110‧‧‧第一墊

12‧‧‧二極體串

120‧‧‧內部電路

13‧‧‧反向二極體

130‧‧‧第二墊

2‧‧‧靜電放電保護電路

200‧‧‧第一井

21‧‧‧轉折裝置

211‧‧‧裝置井

212‧‧‧第一NMOS之汲極

213‧‧‧第一NMOS之閘極

214‧‧‧第一NMOS之源極

215‧‧‧第一NMOS之基體極

216‧‧‧第二NMOS之汲極

217‧‧‧第二NMOS之閘極

22‧‧‧二極體串

221-1、221-2、221-3‧‧‧二極體井

222-1、222-2、222-3‧‧‧陽極

223-1、223-2、223-3‧‧‧陰極

240‧‧‧第二導電型摻雜區

250‧‧‧第一導電型摻雜區

300‧‧‧第二井

32‧‧‧二極體串

321-1、321-2、321-3‧‧‧二極體井

322-1、322-2、322-3‧‧‧陽極

323-1、323-2、323-3‧‧‧陰極

340‧‧‧第二導電型摻雜區

4‧‧‧靜電放電保護電路

41‧‧‧轉折裝置

42‧‧‧二極體串

43‧‧‧反向二極體

5‧‧‧靜電放電保護電路

500‧‧‧第一井

51‧‧‧轉折裝置

511‧‧‧第一裝置井

512‧‧‧第二裝置井

513‧‧‧第二導電型摻雜區

514‧‧‧陽極區

515‧‧‧NMOS之汲極

516‧‧‧NMOS之閘極

517‧‧‧陰極區

518‧‧‧第一導電型摻雜區

52‧‧‧二極體串

521-1、521-2、521-3‧‧‧二極體井

522-1、522-2、522-3‧‧‧陽極

523-1、523-2、523-3‧‧‧陰極

540‧‧‧第二導電型摻雜區

550‧‧‧第一導電型摻雜區

600‧‧‧第二井

62‧‧‧二極體串

621-1、621-2、621-3‧‧‧二極體井

622-1、622-2、622-3‧‧‧陽極

623-1、623-2、623-3‧‧‧陰極

640‧‧‧第二導電型摻雜區

圖1顯示一具有轉折特性之轉折裝置之電流-電壓曲線圖；圖2顯示單一轉折裝置之電流-電壓曲線以及加上二極體之轉折裝置之電流-電壓曲線。

圖3顯示一實施例中的一靜電放電保護電路的等效電路示意圖；圖4繪示一實施例中的一靜電放電保護電路的半導體結構；圖5繪示另一實施例中的一靜電放電保護電路的半導體結構； 圖6繪示又一實施例中的一靜電放電保護電路的半導體結構；圖7繪示一實施例中的靜電放電保護電路的剖面圖；圖8繪示另一實施例中的靜電放電保護電路的剖面圖；圖9繪示又一實施例中的靜電放電保護電路的剖面圖；圖10繪示其他實施例中的一靜電放電保護電路的等效電路示意圖；圖11繪示一實施例中的一靜電放電保護電路的半導體結構；圖12繪示一實施例中的靜電放電保護電路的剖面圖；圖13繪示另一實施例中的靜電放電保護電路的剖面圖；圖14繪示又一實施例中的靜電放電保護電路的剖面圖；以及圖15繪示又一實施例中的靜電放電保護電路的剖面圖。

100‧‧‧基板

110‧‧‧第一墊

12‧‧‧二極體串

130‧‧‧第二墊

2‧‧‧靜電放電保護電路

200‧‧‧第一井

21‧‧‧轉折裝置

211‧‧‧裝置井

212‧‧‧第一NMOS之汲極

213‧‧‧第一NMOS之閘極

214‧‧‧第一NMOS之源極

215‧‧‧第一NMOS之基體極

240‧‧‧第二導電型摻雜區

250‧‧‧第一導電型摻雜區

Claims (22)

1. 一靜電放電保護電路，連結於一第一墊以及一第二墊之間，在一正常操作狀態下，施加於該第一墊之電壓較施加於該第二墊之電壓為高，其中該靜電放電保護電路包含：一具有第一導電型的基板；一位於該基板中並具有第二導電型的第一井，其中該第一井與該第一墊耦接；一由該第一井包圍之轉折(snapback)裝置；及一位於該基板中之二極體串，其與該轉折裝置串接，並且與該第一井分開，其中，該第一井與該第一墊耦接或是與該二極體串中之一陰極耦接。
2. 如申請專利範圍第1項所述之靜電放電保護電路，其中該二極體串包含至少一二極體，且該二極體串中之二極體數目經設定使該靜電放電保護電路之持住電壓(holding voltage)較該正常狀態下施加於該第一墊之電壓為高。
3. 如申請專利範圍第1項所述之靜電放電保護電路，其中該轉折裝置包含一第一NMOS，其中該第一NMOS包含一位於第一井中並具有第一導電型之裝置井，位於該裝置井中之一第一汲極、一第一源極以及一基體端，以及一位於該裝置井上方之第一閘極，並且，該第一NMOS之該第一閘極、該第一源極以及該基體端與該第二墊耦接。
4. 如申請專利範圍第3項所述之靜電放電保護電路，其中該轉折裝置進一步包含：一與該第一NMOS疊接之第二NMOS，其中該第一 NMOS與該第二NMOS共用該裝置井，該第二NMOS之一第二汲極透過該二極體串與該第一墊耦接，該第二NMOS之一第二閘極接收一控制電壓，並且該第二NMOS之一源極與該第一NMOS之第二汲極為共用。
5. 如申請專利範圍第3項所述之靜電放電保護電路，進一步包含：一位於該基板中並具有第二導電型之第二井，其中該第二井與該第一墊耦接，該二極體串係以該第二井包圍，並且該二極體串中之每一二極體包含：一具有第一導電型之二極體井；一位於該二極體井之陽極；以及一位於該二極體井之陰極，其中，一陽極與該第一墊耦接且一陰極與該第一NMOS之該第一汲極耦接。
6. 如申請專利範圍第3項所述之靜電放電保護電路，其中，一靜電放電電流的放電過程係依序自該第一墊，經該二極體串、該第一NMOS之該第一汲極、該裝置井以及該第一源極，至該第二墊。
7. 如申請專利範圍第1項所述之靜電放電保護電路，其中，當該第一井與該第一墊之耦接方式是直接與該第一墊耦接，且該基板與該第二墊耦接時，一靜電放電電流的放電過程係依序自該第二墊，經該基板以及該第一井，至該第一墊。
8. 如申請專利範圍第1項所述之靜電放電保護電路，其中， 該轉折裝置包含一低電壓觸發矽控整流器(Low-Voltage Triggered Silicon-Controlled Rectifier,LVTSCR)，該低電壓觸發矽控整流器包含一陽極區以及一陰極區，並且該二極體串包含一端陽極以及一端陰極，該低電壓觸發矽控整流器之陽極區與該第一墊耦接，該低電壓觸發矽控整流器之陰極區與該二極體串之該端陽極耦接，並且該二極體串之該端陰極與該第二墊耦接。
9. 如申請專利範圍第8項所述之靜電放電保護電路，進一步包含：一位於該基板中並具有第二導電型之第二井，其中該第二井與該第一墊耦接，該二極體串係以該第二井包圍，並且該二極體串中之每一二極體包含：一具有第一導電型之二極體井；一位於該二極體井之陽極；以及一位於該二極體井之陰極。
10. 如申請專利範圍第8項所述之靜電放電保護電路，其中一靜電放電電流的放電過程依序自該第一墊，經該低電壓觸發矽控整流器之該陽極區、該低電壓觸發矽控整流器之該陰極區以及該二極體串，至該第二墊。
11. 如申請專利範圍第8項所述之靜電放電保護電路，其中該基板與該第二墊耦接，並且一靜電放電電流的放電過程係依序自該第該基板以及該第一井，至該第一墊。
12. 一靜電放電保護電路，連結於一第一墊以及一第二墊之間，在一正常操作狀態下，施加於該第一墊之電壓較施加於該第二墊之電壓為高，其中該靜電放電保護電路包含： 一具有第一導電型的基板；一位於該基板中並具有第二導電型的第一井，其中該第一井與該第一墊耦接；一位於該第一井中並具有第一導電型的裝置井，其中該裝置井與該第二墊耦接；一位於該裝置井中並具有第二導電型的第一摻雜區；一位於該裝置井中並具有第二導電型的第二摻雜區，其中該第二摻雜區與該第二墊耦接；一位於該第一與該第二摻雜區之間以及該裝置井上方之第一閘極，其中該第一閘極與該第二墊耦接；以及至少一二極體區，其中每一二極體區包含：一位於該基板中的二極體井；一位於該二極體井中且具有第一導電型之第三摻雜區；以及一位於該二極體井中且具有第二導電型之第四摻雜區，其中，該至少一二極體區與該第一摻雜區串聯，並且使該第一摻雜區與該第一墊耦接，其中該第一井與該第一墊耦接的方式是直接與該第一墊耦接或是與該第四摻雜區中的任一二極體耦接。
13. 如申請專利範圍第12項所述之靜電放電保護電路，其中該至少一二極體區之二極體區數目經設定使該靜電放電保護電路之持住電壓(holding voltage)較該正常狀態下施加於該第一墊之電壓為高。
14. 如申請專利範圍第12項所述之靜電放電保護電路，進一步包含： 一位於該裝置井且具有第二導電型之第五摻雜區；以及一位於該第五摻雜區與該第一摻雜區間以及該裝置井上方之第二閘極，其中該至少一二極體區與該第五摻雜區串聯，並且使該第五摻雜區與該第一墊耦接，該第二閘極接收一控制電壓。
15. 如申請專利範圍第12項所述之靜電放電保護電路，進一步包含：一位於該基板中並具有第二導電型之第二井，其中該第二井與該第一墊耦接，該至少一二極體區係以該第二井包圍，並且該二極體井具有第一導電型。
16. 如申請專利範圍第12項所述之靜電放電保護電路，其中一靜電放電電流的放電過程係依序自該第一墊，經該至少一二極體區、該第一摻雜區、該裝置井以及該第二摻雜區，至該第二墊。
17. 如申請專利範圍第12項所述之靜電放電保護電路，其中，當該第一井與該第一墊之耦接方式是直接與該第一墊耦接，且該基板與該第二墊耦接時，一靜電放電電流的放電過程係依序自該第二墊，經該基板以及該第一井，至該第一墊。
18. 一靜電放電保護電路，連結於一第一墊以及一第二墊之間，在一正常操作狀態下，施加於該第一墊之電壓較施加於該第二墊之電壓為高，其中該靜電放電保護電路包含；一具有第一導電型的基板；一位於該基板中並具有第二導電型的第一井，其中該 第一井與該第一墊耦接；一位於該第一井中並具有第一導電型的第一裝置井，其中該第一裝置井與該第二墊耦接；一位於該第一裝置井中並具有第二導電型的第二裝置井，其中該第二裝置井與該第一墊耦接；一位於該第二裝置井中並具有第一導電型的第一摻雜區，其中該第一摻雜區與該第一墊耦接；一位於該第一裝置井中並具有第二導電型的第二摻雜區；至少一二極體區，其中每一二極體區包含：一位於該基板中的二極體井；一位於該二極體井中且具有第一導電型之第三摻雜區；一位於該二極體井中且具有第二導電型之第四摻雜區，其中，該至少一二極體區與該第二摻雜區串聯，並且使該第二摻雜區與該第二墊耦接；以及一位於該基板中並具有第二導電型的第二井，其中該第二井與該第一墊直接耦接或藉由該第二摻雜區與該第一墊耦接。
19. 如申請專利範圍第18項所述之靜電放電保護電路，該至少一二極體區之二極體區數目經設定使該靜電放電保護電路之持住電壓(holding voltage)較該正常狀態下施加於該第一墊之電壓為高。
20. 如申請專利範圍第18項所述之靜電放電保護電路，進一步 包含至少一二極體區係以該第二井包圍，並且該二極體井具有第一導電型。
21. 如申請專利範圍第18項所述之靜電放電保護電路，其中，一靜電放電電流的放電過程係依序自該第一墊，經該第一摻雜區、該第二裝置井、該第一裝置井、該第二摻雜區以及該至少一二極體區，至該第二墊。
22. 如申請專利範圍第18項所述之靜電放電保護電路，其中，一靜電放電電流的放電過程係依序自該第二墊，經該基板以及該第一井，至該第一墊。