以下、一実施の形態について図に基づいて説明する。
(実施の形態1)
まず一実施の形態の半導体装置の回路の平面視におけるフロア図について、図1を用いて説明する。
図1を参照して、一実施の形態の半導体装置DEVは、半導体基板SUBの主表面上に形成されており、大きく分けて低電圧ロジック回路と高耐圧アナログ回路とを有している。これらのうち高耐圧アナログ回路には、チャージポンプ回路が形成されている。チャージポンプ回路は、入力電圧より高い電圧を出力するための回路である。
チャージポンプ回路は、主にスイッチとコンデンサとにより構成されており、上記コンデンサは上記スイッチによって接続が切り替えられる。このようにコンデンサの接続が切り替えられることにより、チャージポンプ回路の電圧が上昇するため、入力電圧より高い電圧を出力することができる。
チャージポンプ回路の上記コンデンサは、容量素子としてのフリンジMIMキャパシタMM(キャパシタ)を有している。このMIMキャパシタMMは、電源回路を構成している素子として高耐圧でかつ信頼性の高いものが用いられる。
なお図1の低電圧ロジック回路および高耐圧アナログ回路の配置は一例であり、実際の配置はこれに限られない。
図2〜図4を参照して、キャパシタMMは、主表面を有する半導体基板SUBの主表面上に形成された複数の電極M1,M2,M3,M4と、層間絶縁膜II(絶縁体層)とからなる。図2においては電極がM1〜M4の合計4層積層されているがこれは一例であり、4層以外のあらゆる層数であってもよく、たとえば電極M1の1層が同一平面状に並んだのみの構成であってもよい。なお図4は、図3のIV−IV線に沿う部分における概略断面図である。
MIMキャパシタMMの電極M1,M2,M3,M4は図2〜図4における上下方向(すなわち薄膜が積層される方向)および左右方向(すなわち半導体基板SUBの主表面MSに沿う方向)に関して互いに間隔をあけて隣り合うように配置されている。電極M1,M2,M3,M4のうち上記積層方向に関して互いに隣り合う1対の電極の間には、層間絶縁膜IIが挟まれている。具体的には、たとえば電極M1と電極M2との間、電極M2と電極M3との間、電極M3と電極M4との間には、層間絶縁膜IIが挟まれている。
積層された電極M1〜M4の組は、半導体基板SUBの主表面MS上に、主表面MSに沿う方向(たとえば図3、図4の左右方向)に関して、互いに間隔をあけて複数並ぶように配置されている。具体的には、たとえば直線状に1列に並ぶように、複数の積層された電極M1〜M4の組が配置されてもよいし、たとえばアレイ状に並ぶように、複数の積層された電極M1〜M4の組が配置されてもよい。図3においては図の上下方向に1列に並ぶように配置されている。
互いに積層された電極M1〜M4の周辺には、電極部が形成されている。電極部は、第1の電極部としての低電位電極部VLと、第2の電極部としての高電位電極部VHとを有している。低電位電極部VLと高電位電極部VHとの電位の値は互いに異なっており、高電位電極部VHの電位は低電位電極部VLの電位よりも高くなっている。低電位電極部VLおよび高電位電極部VHは電極M1〜M4と接続されることにより、電極M1〜M4に(比較的低い)低電位または(上位低電位よりも高い)高電位を印加する。
ここでは図3の上下方向、すなわち半導体基板SUBの主表面に沿う方向に関して隣り合う、平面視において互いに重なる電極M1〜M4の組は、低電位電極部VLに接続される低電位電極ML(第1の容量電極)と高電位電極部VHに接続される高電位電極MH(第2の容量電極)とに分類される。低電位電極部VLはMIMキャパシタMMの低電位電極MLと電気的に接続されることにより、低電位電極MLに比較的低い電位を印加し、同様に高電位電極部VHはMIMキャパシタMMの高電位電極MHと電気的に接続されることにより、高電位電極MHに比較的高い電位を印加する。
電極M1〜M4の組は、主表面MSに沿う方向に関して低電位電極MLと高電位電極MHとが交互に配置されている。このことは主表面MSに沿う第1の方向、および主表面MSに沿うが第1の方向に交差する第2の方向の双方向に関して成り立つ(図3には示されない)。このため半導体基板SUBの主表面に沿う方向に関して隣り合う任意の1対の電極M1〜M4の組のうち一方は低電位電極MLとなり、当該組のうち他方は高電位電極MHとなる。
より具体的には、たとえば平面視において互いに重なる位置に配置される1組の電極M1〜M4のそれぞれが低電位電極MLであれば、それらと間隔をあけて隣り合うように配置される1組の電極M1〜M4のそれぞれは高電位電極MHとなる。
高電位電極MHに印加される電位と低電位電極MLに印加される電位とは異なっており、高電位電極部VHにより高電位電極MHに印加される電位は、低電位電極部VLにより低電位電極MLに印加される電位よりも高くなる。低電位電極MLである電極M1〜M4のそれぞれと、これらと上記主表面の方向に関して隣り合う高電位電極MHである電極M1〜M4のそれぞれと、これらの間の層間絶縁膜IIとが、フリンジMIMキャパシタMM(キャパシタ)を構成している。
電極M1,M2,M3,M4はいずれも、半導体装置DEVに形成される(金属)材料の配線層と同一の層として形成されており、配線層と同様に長尺の平面形状を有している。したがって電極M1〜M4は上記(金属)材料の各々の配線層と同一の材料により形成され、たとえば同一の層の配線層がアルミニウムからなる場合には同一の層の電極もアルミニウムからなる。ここでは同一の層に形成される複数の電極のすべてを、下側の層から順にそれぞれ電極M1、電極M2、電極M3、電極M4と呼んでいる。
特に図3および図4を参照して、半導体基板SUBの主表面MSに形成された素子分離絶縁膜FOの上に、上記のMIMキャパシタMMが形成されている。上記のようにMIMキャパシタMMを構成する電極M1〜M4の組は、半導体基板SUBの主表面MS上に、主表面MSに沿う方向(たとえば図3、図4の左右方向)に関して、互いに間隔をあけて複数並ぶように配置されている。したがってMIMキャパシタMMは、半導体基板SUBの主表面MS上に複数(多数)並ぶように配置されている。MIMキャパシタMMは、積層方向または主表面MSに沿う方向の少なくともいずれかに関して複数(多数)並ぶように配置されていることが好ましい。図3〜図4においては、電極M1〜M4として低電位電極MLまたは高電位電極MHの一方のみが並び、図2の左右方向には低電位電極MLと高電位電極MHとが交互に並んでいる。
MIMキャパシタMMの電極ML,MHを構成する電極M1〜M4と、電極部VL,VHを構成する配線M1〜M4とは、いずれも長尺の平面形状を有しているが、これらは平面視において互いに交差する方向に延在している。すなわち図3および図4においてMIMキャパシタMMを構成する電極M1〜M4は図3の左右方向に延在しており、電極部VL,VHを構成する配線M1〜M4は図3の上下方向(奥行き方向)に延在している。また、たとえばすべて同電位(低電位電極ML)である、平面視において互いに重なる電極M1〜M4同士は、たとえばタングステンや銅などの金属材料からなるビアV1,V2,V3により、互いに電気的に接続されている。
電極部VL,VHとMIMキャパシタMMの電極M1〜M4とは、たとえば多結晶シリコンからなるヒューズ抵抗HRにより接続されることにより、上記のように低電位電極MLと高電位電極MHとが配置されている。図3においては、平面視において互いに隣り合う1対の電極M1〜M4の組のうち一方がヒューズ抵抗HRにより低電位電極部VLと、他方がヒューズ抵抗HRにより高電位電極部VHと、それぞれ接続されている。すなわち平面視において互いに隣り合う1対の電極M1〜M4の組の双方が、ヒューズ抵抗HRにより低電位電極部VLまたは高電位電極部VHと接続されている。
MIMキャパシタMMの電極M1〜M4の組のうち、ヒューズ抵抗HRにより低電位電極部VLと接続されるものは低電位電極MLであり、ヒューズ抵抗HRにより高電位電極部VHと接続されるものは高電位電極MHである。ヒューズ抵抗HRは電極M1よりも下方、たとえば半導体基板SUBの主表面に形成されている。ヒューズ抵抗HRと電極部VL,VHとは、たとえばタングステンや銅などの金属材料により形成されるコンタクトCTにより接続されている。
上記のように、MIMキャパシタMMの電極M1〜M4は、主表面MSに沿う方向に関して低電位電極MLと高電位電極MHとが交互に配置されている。したがって、電極M1〜M4と低電位電極部VLとを接続するヒューズ抵抗HRと、電極M1〜M4と高電位電極部VHとを接続するヒューズ抵抗HRとは、平面視において交互に(互い違いに)配置されている。ヒューズ抵抗HRが電極M1〜M4と電極部VL,VHとを互い違いに接続することにより、電極M1〜M4と電極部VL,VHとが櫛形の平面形状を有するように接続される。
図4においては、MIMキャパシタMMの電極M1〜M4の組のうち最下層の電極M1が、コンタクトCTを介在してヒューズ抵抗HRと直接接続されることにより、電極部VLと接続されている。しかしヒューズ抵抗HRと電極M1〜M4の組との接続は、電極M1、M2,M3,M4のうちいずれとなされてもよい。
図5は、図3のV−V線に沿う部分における概略断面図であり、図4において説明したMIMキャパシタMMとその周辺部をより詳細に示している。図4に示すMIMキャパシタMMは、図5中の点線矩形で囲んだMIMキャパシタMMの一部分に相当する。図5を参照して、一実施の形態の半導体基板SUBは、その内部にp型の不純物を含むp-領域PSRを有している。半導体基板SUB内であってp-領域PSRの主表面MS側(図の上側)には、n型ウェル領域NWRおよびp型ウェル領域PWRが形成されている。
p型ウェル領域PWR内の半導体基板SUBの主表面MSには、素子分離絶縁膜FOが形成されており、素子分離絶縁膜FOの上面に接するようにヒューズ抵抗HR(抵抗部)が形成されている。ヒューズ抵抗HRは、抵抗シリコン部RS(多結晶シリコンからなる抵抗本体部)と側壁絶縁膜SW2とを有しており、抵抗シリコン部RSは、高抵抗シリコン部RS1と低抵抗シリコン部RS2とを有している。
具体的には、抵抗シリコン部RSの高抵抗シリコン部RS1はシート抵抗が数kΩ以上数十kΩ以下、低抵抗シリコン部RS2はシート抵抗が数Ω以上数十Ω以下で構成され、MIMキャパシタMMの電極M1〜M4と比較して高抵抗シリコン部RS1は十分高い電気抵抗値を有することが好ましい。
ヒューズ抵抗HRの抵抗シリコン部RSは、高抵抗シリコン部RS1と低抵抗シリコン部RS2とを有することにより、ここに電流が流れたときにより容易に溶断されるために最適な電気抵抗の値を有している。すなわちヒューズ抵抗HRにおける電気抵抗の値は、MIMキャパシタMMの電極M1〜M4、電極部VL,VHからなる群から選択されるいずれかにおける電気抵抗の値と異なっている。
ヒューズ抵抗HRの上方には、図4に示したように電極M1〜M4を有するMIMキャパシタMM、および配線M1〜M5を有する低電位電極部VL、高電位電極部VHが形成されている。これらの各層は層間絶縁膜IIに挟まれるように配置されることにより、MIMキャパシタMMが形成されている。主表面MSに沿う方向に関してMIMキャパシタMMが形成される領域、低電位電極部VLが形成される領域、高電位電極部VHが形成される領域を、ここではそれぞれフリンジMIM容量部、VL印加ヒューズ領域、VH印加ヒューズ領域と呼んでいる。
n型ウェル領域NWR内の半導体基板SUBの主表面MS上には、たとえばMOS(Metal Oxide Semiconductor)トランジスタMT(制御素子)が形成されている。MOSトランジスタMTは、ゲート電極GTとソース領域SRとドレイン領域DRとを有している。MOSトランジスタMTが形成される領域を、ここではMOSトランジスタ形成領域と呼んでいる。
ゲート電極GTは、ゲート電圧印加部GEとゲート絶縁膜GIと側壁絶縁膜SW1とシリサイド層SCとを有している。このうちシリサイド層SCは、ゲート電圧印加部GEとソース領域SRとドレイン領域DR、ならびにヒューズ抵抗HRの低抵抗シリコン部RS2の表面を覆うように形成されている。ゲート電圧印加部GEとは、MOSトランジスタGTに電圧を印加するための制御用電極である。これらは一般公知の材質により形成されている。シリサイド層SCにより、ヒューズ抵抗HRの電位を上方に引き出すことが容易になる。
MOSトランジスタMTの上方にはMIMキャパシタMMの電極M1〜M4などと同一の層として配線M1〜M5が形成されている。MOSトランジスタMTと電極M1とはコンタクトCTにより、MOSトランジスタMT上の配線M2〜M5のそれぞれはビアV1〜V4により、それぞれ形成される。
以上のMIMキャパシタMMの構成は、たとえば平面視において互いに重なる位置に(積層されるように)配置される1組の電極M1〜M4がすべて低電位電極MLまたは高電位電極MHであり、主表面MSに沿う方向に関して隣り合う1対の電極M1〜M4のそれぞれが低電位電極MLおよび高電位電極MHとなっている。しかしMIMキャパシタMMの構成は、図3から図5に示した以外の構成でもよく、たとえば、容量増大のためにMIMキャパシタMMの領域にビアV1〜V3があってもよいし、また、平面視において互いに重なる位置に配置される(互いに積層される)1組の電極M1〜M4が、低電位電極MLと高電位電極MHとが互いに隣り合うように積層された構成であってもよい。
次に、図6〜図13を参照しながら、図5に示す一実施の形態の半導体装置DEVの製造方法について説明する。
図6を参照して、まずたとえばシリコンなどの半導体材料からなる半導体基板SUBが準備される。図6においてはp型の半導体基板SUBが準備されているが、n型の半導体基板SUBであってもよい。半導体基板SUBの主表面MSには通常のLOCOS(LOCal Oxidation of Silicon)法またはSTI(Shallow Trench Isolation)法により素子分離絶縁膜FOが形成され、さらに一般公知の方法によりp型ウェル領域PWRおよびn型ウェル領域NWRが形成される。
図7を参照して、通常の熱酸化法、写真製版技術およびエッチング技術により、MOSトランジスタ形成領域にはたとえばシリコン酸化膜からなるゲート絶縁膜GIが形成される。その後、通常のCVD(Chemical Vapor Deposition)法および写真製版技術により、多結晶シリコンからなるゲート電圧印加部GEと抵抗シリコン部RSとが同時に形成される。その後図示されないが、形成されたゲート電圧印加部GEのパターンをマスクとして、通常の自己整合技術によりいわゆるLDD(Lightly Doped Drain)が形成される。なお図7においては上記LDDは図示されない。
図8を参照して、通常のCVD法およびエッチバックにより、シリコン酸化膜および/またはシリコン窒化膜の側壁絶縁膜SW1,SW2がゲート電圧印加部GEおよび抵抗シリコン部RSに同時に形成される。この処理により、ゲート電極GTおよびヒューズ抵抗HRが形成される。
図9を参照して、通常の写真製版技術およびイオン注入技術を用いて(すなわちMOSトランジスタ形成領域のゲート電極GTがフォトレジストPHRに覆われた状態で)抵抗シリコン部RSに不純物イオンが注入される。ここでは高抵抗シリコン部RS1を形成するために必要な量の不純物イオンが注入される。
図10を参照して、図9のフォトレジストPHRが除去された後、高抵抗シリコン部RS1を形成する領域の上面に接するフォトレジストPHRが形成される。その状態で、通常のイオン注入技術を用いてゲート電圧印加部GEおよび、抵抗シリコン部RSのうち低抵抗シリコン部RS2を形成する領域に同時に不純物イオンが注入され、さらに同時に、MOSトランジスタ形成領域のソース領域SRおよびドレイン領域DRを形成する前の不純物イオンが注入される。
図11を参照して、図10のフォトレジストPHRが除去された後、通常の写真製版技術およびエッチング技術により、高抵抗シリコン部RS1の上面に接するように高抵抗シリコン保護膜PTが形成される。高抵抗シリコン保護膜PTはシリコン酸化膜などにより形成される。次に通常の写真製版技術により、高抵抗シリコン保護膜PTの上面に接するフォトレジストPHRが形成され、通常のエッチングにより高抵抗シリコン部RS1の上面に保護膜PTが形成される。
図12を参照して、まず上面の全面を覆うようにコバルト、ニッケルなどの高融点金属の薄膜が形成される。その後、熱処理を加えることにより、当該薄膜が形成されるシリコン(ゲート電圧印加部GE,ソース領域SR,ドレイン領域DRおよび低抵抗シリコン部RS2)の上面が当該薄膜と反応しシリサイド層SCが形成される。このとき、高抵抗シリコン部RS1についてはその上面が高抵抗シリコン保護膜PTに覆われているためシリサイド層SCは形成されない。
図13を参照して、図12の上面の全面を覆うようにシリコン酸化膜からなる層間絶縁膜IIが形成される。その後、層間絶縁膜IIの一部をその最上面からエッチングすることによりホールを形成し、そのホールをタングステンなどの金属材料で充填することにより、コンタクトCTが形成される。
図5を参照して、通常の写真製版技術およびエッチング技術により、図13のコンタクトCTの上面を覆うようにたとえばアルミニウムなどの(金属)材料からなる金属層M1のパターンが形成される。金属層M1のパターンは長尺の平面形状を有する。その後、図13のコンタクトCTを形成する工程と同様の処理により、層間絶縁膜IIがさらに積み上げられ、当該層間絶縁膜IIには金属層M1の上面に接するビアV1が形成される。
以下同様の処理を繰り返すことにより、長尺の平面形状を有する金属層M1〜M5、層間絶縁膜IIおよびビアV1〜V4が形成され、MOSトランジスタMT,上記金属層M1〜M5と同一の層を有する低電位電極部VLおよび高電位電極部VH、ならびに複数のMIMキャパシタMMが形成され、一実施の形態の半導体装置DEVが形成される。
ヒューズ抵抗HRの構成がMIMキャパシタMMの電極M1〜M4と比較して十分抵抗値が高ければ、図14を参照して、ヒューズ抵抗HRは高抵抗シリコン部RS1を有さず、多結晶シリコンからなる抵抗シリコン部RSの全体が低抵抗シリコン部RS2であってもよい。また、低抵抗シリコン部RS2の上面に接するようにシリサイド層SCが形成されていてもよい。
次に、一実施の形態の関連技術を参照しながら、一実施の形態の作用効果について説明する。
図15を参照して、このMIMキャパシタMMの概略上面図が示す構成は基本的に図3の一実施の形態のMIMキャパシタMMの構成と同様である。すなわち図15のMIMキャパシタMMと同様に電極M1〜M4が配置されており、各電極M1〜M4の組は平面視において交互に(互い違いに)低電位電極部VLまたは高電位電極部VHと接続されている。その結果、MIMキャパシタMMの電極M1〜M4は、平面視において低電位電極MLと高電位電極MHとが交互に配置されている。
しかしながら図15においては、電極部VL,VHとMIMキャパシタMMの電極M1〜M4とが、電極M1〜M4により接続されている。つまり電極M1〜M4を構成するアルミニウムなどの(金属)材料が、MIMキャパシタMMを構成する領域から、電極部VL,VHにまで延びており、電極部VL,VHと接続されている。この点において図15は図3と異なっている。
図16を参照して、たとえば図15のMIMキャパシタMMが複数配列される領域の一部に導電性の異物FNが形成され、これが隣り合う1対の電極M1〜M4の双方を跨ぐように接触した場合を考える。このとき、異物FNが接触する1対の電極M1〜M4の組のうち一方は低電位電極部VLに、他方は高電位電極部VHに接続するため、低電位電極部VLと高電位電極部VHとが短絡して両者の間に電流が流れ、両者の間の層間絶縁膜IIが絶縁破壊を起こす。すると低電位電極部VLに接続されているすべての電極M1〜M4と、高電位電極部VHに接続されているすべての電極M1〜M4とが同電位になり機能しなくなる結果、すべてのMIMキャパシタMMが機能しなくなる。
次に、図17を参照して、一実施の形態のように電極M1〜M4と電極部VL,VHとが多結晶シリコンのヒューズ抵抗HRにより接続されている場合に、図16と同様に導電性の異物FNが形成され、これが隣り合う1対の電極M1〜M4の双方を跨ぐように接触した場合を考える。
ヒューズ抵抗HRの多結晶シリコン(抵抗シリコン部RS:図5参照)の電気抵抗の値は、電極M1〜M4や電極部VL,VHが有する電気抵抗の値とは異なっており、通常は電極M1などに比べて電気抵抗が十分に大きい。特に不純物イオンの濃度を調整することにより、高抵抗シリコン部RS1における電気抵抗の値が非常に大きくなる場合もある。このため、ヒューズ抵抗HRに電流が流れれば、MIMキャパシタMMとしての1対の隣り合う電極M1〜M4の組のそれぞれの間に印加される、低電位電極部VLと高電位電極部VHとの間の電位差の大部分はヒューズ抵抗HRに印加される。したがって異物FNが付着され、短絡による電流が流れて絶縁破壊を起こしたMIMキャパシタMMに接続されたヒューズ抵抗HRが自己選択的に溶断する。その結果、異物FNが付着された電極M1〜M4(を含むMIMキャパシタMM)は電極部VL,VHから切り離されることになる。
異物FNが付着された、短絡の原因となる電極M1〜M4(を含むMIMキャパシタMM)のみが電極以外の電極部VL,VHから切り離されるため、それ以外の電極M1〜M4(を含むMIMキャパシタMM)は上記短絡の影響を受けずに通常のMIMキャパシタMMとして機能し続けることができる。
したがって、一実施の形態の構成によれば、上記の短絡が起こった場合においても、それに伴い不使用となるMIMキャパシタMMの個数を最小限にすることができる。複数(多数)のMIMキャパシタMMが配列された半導体装置DEVの歩留まりの大幅な低下を抑制することができる。
一実施の形態の、(金属)配線と同一の層としての配線により形成されたMIMキャパシタの場合を例に溶断前後の容量値の変動を考えてみる。たとえば電極M1〜M4の組と接続されたヒューズ抵抗HRが溶断され、電極M1〜M4により形成される4つのMIMキャパシタMMが回路から切り離されても、たとえば当該半導体装置DEV全体に合計400個のMIMキャパシタMMが存在する場合、半導体装置DEV全体の容量は1%程度もしくはそれ以下しか変動しない。このことからも一実施の形態の半導体装置は、回路設計上非常に高精度の容量値を要求しない限り、容量値に影響を及ぼさずに歩留まりの低下を抑制することができる。
また一実施の形態のように平面視において互いに隣り合う1対の電極M1〜M4の組の双方が、ヒューズ抵抗HRにより低電位電極部VLまたは高電位電極部VHと接続されることにより、互いに隣り合う1対の電極M1〜M4の組のいずれか一方に接続されるヒューズ抵抗HRのみが溶断されれば、他方がたとえ溶断されなくても、一実施の形態の作用効果を発揮する。したがって上記のように異常な電流が流れたMIMキャパシタMMを電極部から溶断する効果をより高めることができる。
また一実施の形態の製造方法においては、ヒューズ抵抗HRはゲート電圧印加部GEと互いに同一の層として同時に形成されている。このため、ゲート電圧印加部GEを形成するためのマスクと同一のマスクを用いてヒューズ抵抗HR(ゲート電圧印加部GE)を形成することができる。
たとえば1対の多結晶シリコンの電極およびこれらに挟まれる層間絶縁膜とを有する容量素子であるいわゆるPIPキャパシタと電極部とを、上記のヒューズ抵抗HRを用いて接続する場合には、1対のうち一方の電極とヒューズ抵抗とを同時に形成することができたとしても、他方の電極を形成するための多結晶シリコン加工用マスクが別途必要となる。
これに対して一実施の形態においては、多結晶シリコン加工用マスクはゲート電圧印加部GEを形成するためのマスクの1種類のみで足り、さらにMIMキャパシタの1対の電極は当該半導体装置DEVの(金属)配線と同一の層として形成されるため、(金属)配線を形成するためのマスクのみで足りる。したがって一実施の形態においては、ヒューズ抵抗HRを形成しない半導体装置DEVを形成する場合に対して追加の加工用マスクを準備する必要がなくなるため、プロセス回数およびマスク数を増加することなく、低コストで加工することができる。
(実施の形態2)
実施の形態2は、実施の形態1と比較して、ヒューズ抵抗HRの構成において異なっている。以下、図18を参照しながら、実施の形態2について説明する。
図18を参照して、実施の形態2においても実施の形態1と同様に、平面視において隣り合う1対の電極M1〜M4の組は、多結晶シリコンのヒューズ抵抗HRにより低電位電極部VLまたは高電位電極部VHに交互に接続されている。しかし実施の形態2においては、1つの低電位電極MLと、平面視において(1つの高電位電極MHを超えた位置にある)これに隣り合う低電位電極MLとの双方が、同一のヒューズ抵抗HRにより、低電位電極部VLと接続されている。
したがって実施の形態2のヒューズ抵抗は、平面視において互いに間隔をあけて複数形成される低電位電極MLのうちの1つ(第1の電極層)と、それ以外の低電位電極MLのうちの1つ(第2の電極層)とが、同一のヒューズ抵抗HRを共有することにより、低電位電極部VLと接続されている。より具体的には、ここでは特に、上記第1の電極層と第2の電極層とは、平面視において互いに隣り合う位置関係にある低電位電極MLである。
以上については高電位電極MHについても同様である。具体的には、平面視において互いに間隔をあけて複数形成される高電位電極MHのうちの1つ(第3の電極層)と、それ以外の高電位電極MHのうちの1つ(第4の電極層)とが、同一のヒューズ抵抗HRを共有することにより、高電位電極部VHと接続されている。より具体的には、ここでは特に、上記第1の電極層と第2の電極層とは、平面視において互いに隣り合う位置関係にある高電位電極MHである。
上記第1の電極層と、平面視において第1の電極層と隣り合う第2の電極層とが同一のヒューズ抵抗HRを供給するため、ヒューズ抵抗HRの(平面視において電極M1〜M4が延在する方向に交差する方向の)幅が広くなる。すなわち実施の形態1においては各ヒューズ抵抗HRは概ね電極M1〜M4の1本分の幅を有しているのに対し、実施の形態2においては各ヒューズ抵抗HRは概ね電極M1〜M4の3本分の幅を有している。これはたとえば低電位電極MLに接続されるヒューズ抵抗HRは、平面的に互いに隣り合う1対の低電位電極MLと、これらの間に配置される1本の高電位電極MHとが配置される領域分の幅を有するためである。
実施の形態2は、以上の点についてのみ実施の形態1と異なっている。したがって実施の形態2について上述しなかった構成や条件、手順や効果などは、全て実施の形態1に準ずる。
実施の形態2のヒューズ抵抗HRは、実施の形態1のヒューズ抵抗HRと基本的に同様の作用効果を有している。しかし実施の形態2のヒューズ抵抗HRは実施の形態1のヒューズ抵抗HRに比べて上記の幅が広い。実施の形態1のヒューズ抵抗HRの幅の値と実施の形態2のヒューズ抵抗HRの幅の値との間の任意の幅の値を用いることができるため、ヒューズ抵抗HRの幅の値の範囲をより自由に設計することができるといえる。
(実施の形態3)
実施の形態3は、実施の形態1と比較して、ヒューズ抵抗HRの構成において異なっている。以下、図19を参照しながら、実施の形態3について説明する。
図19を参照して、実施の形態3においても実施の形態1と基本的に同様の構成を有する。しかし実施の形態1においては、平面視において互いに隣り合う1対の電極M1〜M4の組の双方が多結晶シリコンからなるヒューズ抵抗HRにより電極部VL,VHと接続されるのに対し、実施の形態3においては、平面視において互いに隣り合う1対の電極M1〜M4の組のうちの一方のみが、多結晶シリコンからなるヒューズ抵抗HRにより電極部VL,VHと接続されている。
具体的には、実施の形態3においては、電極M1〜M4と高電位電極MHとの接続はヒューズ抵抗HRによってなされているのに対し、電極M1〜M4と低電位電極MLとの接続はたとえば図15の関連技術のように、延長された電極M1〜M4によりなされている。逆に電極M1〜M4と低電位電極MLとの接続はヒューズ抵抗HRによってなされ、電極M1〜M4と高電位電極MHとの接続は電極M1〜M4によりなされる構成であってもよい。また一部のキャパシタMMにおいては低電位電極MLとの接続のみがヒューズ抵抗HRによりなされ、他のキャパシタMMにおいては高電位電極MHとの接続のみがヒューズ抵抗HRによりなされる構成であってもよい。
図19においてヒューズ抵抗HRを介在させずに直接低電位電極部VLと接続される電極M1〜M4は、直接低電位電極部VLと接続されない電極M1〜M4に比べてわずかに長い程度で、直接低電位電極部VLと接続できる。これに対してヒューズ抵抗HRは、ここに電流が流れた際に溶断できる程度に、その延在方向に関する長さが必要となる。このためヒューズ抵抗HRによる接続(図19の右側の高電位電極部VHとの接続)は、電極M1〜M4による直接接続(図19の左側の低電位電極部VLとの接続)に比べて平面的な占有面積が大きくなる。
したがって、図19のように一部の電極M1〜M4がヒューズ抵抗HRを用いずに電極部VL,VHと接続されることにより、当該接続部の平面的な占有面積を小さくすることができる。したがって素子面積の利用効率を向上することができる。
実施の形態3は、以上の点についてのみ実施の形態1と異なっている。したがって実施の形態3について上述しなかった構成や条件、手順や効果などは、全て実施の形態1に準ずる。
上記のように、実施の形態3においては、平面視において互いに隣り合う1対の電極M1〜M4の組のうちの一方のみが、多結晶シリコンからなるヒューズ抵抗HRにより電極部VL,VHと接続されており、他方は電極M1〜M4がヒューズ抵抗HRを介在させずに直接電極部VL,VHと接続されている。この場合においても、任意の隣り合う1対の電極M1〜M4の双方に接触する導電性の異物が付着した場合、当該1対の電極M1〜M4により形成されるMIMキャパシタMMに電流が流れることにより、ヒューズ抵抗HRが自己選択的に溶断されるという実施の形態1と同様の効果を奏することができる。
(実施の形態4)
実施の形態4は、実施の形態2と比較して、ヒューズ抵抗HRの構成において異なっている。以下、図20を参照しながら、実施の形態4について説明する。
図20を参照して、実施の形態4においても実施の形態2と同様に、平面視において互いに間隔をあけて複数形成される電極ML、MHのうちの1つ(第1の電極層)と、それ以外の電極ML、MHのうちの1つ(第2の電極層)とが、同一のヒューズ抵抗HRを共有することにより、電極部VL,VHと接続されている。しかし実施の形態4においては、上記第1の電極層ML,MHと第2の電極層ML,MHとの間に挟まれる電極層ML,MHは、電極部VL,VHと、延長された電極M1〜M4により接続されている。
すなわち実施の形態4においては、実施の形態2と同様に幅の広いヒューズ抵抗HRを有しつつ、実施の形態3と同様に一部の電極M1〜M4の組のみがヒューズ抵抗HRにより電極部VL,VHと接続されている。
したがって、実施の形態2においては、電極部VLに接続されるヒューズ抵抗HRと電極部VHに接続されるヒューズ抵抗HRとが、電極M1〜M4が平面的に延在する方向に関して互いに対向するのに対し、実施の形態4においてはこれらは互いに対向しない。たとえば図20の右上のヒューズ抵抗HRは、2つの電極M1〜M4の組と高電位電極部VHとを接続しているが、その間に挟まれた1つの電極M1〜M4の組は、当該電極が延長することにより低電位電極部VLと接続されている。このためこれらの合計3つの電極M1〜M4の組の下側の電極M1〜M4の組は、上記の3つの電極M1〜M4の組のヒューズ抵抗HRと対向することなく、ヒューズ抵抗HRにより電極部VLと接続される。
実施の形態4においては、図20の上下方向に関して隣り合うヒューズ抵抗HR同士の間隔が実施の形態2よりも広くなる。このため、たとえばヒューズ抵抗HRが溶断した際に溶けだした多結晶シリコンが、上記上下方向に関して隣り合うヒューズ抵抗HRや電極M1〜M4などに接触して短絡させるなどの不具合の発生を抑制することができる。
なお実施の形態4においても、任意の図20の上下方向に関して隣り合う1組の電極M1〜M4の組のうち少なくとも一方は、ヒューズ抵抗HRにより電極部VL,VHと接続されている。このため実施の形態3と同様に、ヒューズ抵抗HRの溶断による作用効果を奏する。
実施の形態4は、以上の点についてのみ実施の形態2と異なっている。したがって実施の形態4について上述しなかった構成や条件、手順や効果などは、全て実施の形態2に準ずる。
(実施の形態5)
実施の形態5は、実施の形態1と比較して、低電位電極部VLおよび高電位電極部VHの構成において異なっている。以下、図21および図22を参照しながら、実施の形態5について説明する。
図21を参照して、実施の形態5においては、平面視においてMIMキャパシタMMの電極M2〜M4と重なる位置に、電極M2〜M4と交差するように低電位電極部VLおよび高電位電極部VHが配置されている。すなわち低電位電極部VLおよび高電位電極部VHの平面視における延在する方向は、実施の形態1と同様である。
図22は、図21のXXII−XXII線に沿う部分における概略断面図である。図22を参照して、電極部VL,VHは、たとえば電極M1(配線M1)と同一の層として形成されており、電極M1(配線M1)と同様にたとえばアルミニウムなどの(金属)材料から構成される。電極部VL,VHは、電極M1と同様に、コンタクトCTによりヒューズ抵抗HRと接続されている。したがって電極部VL,VHは、MIMキャパシタMMの電極M2〜M4の下を潜るように(MIMキャパシタMMとその下の半導体基板SUBとの間に挟まれるように)配置されている。
図21および図22においては、MIMキャパシタMMの電極M1〜M4の組のうち最下層の電極M1が、コンタクトCTを介在してヒューズ抵抗HRと直接接続されることにより、電極部VLと接続されている。
以上のように実施の形態5においては、電極部VL,VHは、キャパシタMMと半導体基板SUBとの間に形成されている。その結果ヒューズ抵抗HRの少なくとも一部は、キャパシタMMと半導体基板SUBとの間に形成されている。
なお図22において電極部VLと同一の層として形成される、MIMキャパシタMMの電極M1は、キャパシタMMの電極M2〜M4と同様に図22の左右方向に延在する(ただし電極部VLの配置される領域を除く)構成であってもよいし、図22の紙面に垂直な方向に延在する構成であってもよい。
実施の形態1において平面視におけるMIMキャパシタMMの外側に配置される電極部VL,VHが、実施の形態5においては少なくとも部分的にMIMキャパシタMMと平面的に重なるように配置される。このため実施の形態5の構成は、実施の形態1の構成に比べて平面的な占有面積を小さくすることができる。したがって素子面積の利用効率を向上することができる。
(実施の形態6)
実施の形態6は、実施の形態1と比較して、ヒューズ抵抗HRの平面形状において異なっている。
図23〜図27を参照して、これらはいずれも図3の左端部すなわち低電位電極部VLとこれに接続されるヒューズ抵抗HRと、MIMキャパシタMMの電極M1〜M4の一部を示している。図23を参照して、これは図3の上記部分の形状を示しており、電極M1〜M4が延在する図の左右方向に延在するヒューズ抵抗HRが矩形状を有している。
図24を参照して、このヒューズ抵抗HRは、これが延在する方向(左右方向)に関する中央部において、上記延在する方向に交差する方向(上下方向)に関する幅が、他の領域(中央部以外の端部など)における上記幅よりも狭くくびれた平面形状を有している。
このように実施の形態6においては、ヒューズ抵抗HRは、これが延在する第1の方向(低電位電極部VLまたは高電位電極部VHから電極M1〜M4に延びる、図23の左右方向)に関する一部の領域(中央部)における、第1の方向に交差する第2の方向(図23の上下方向)の幅が、一部の領域以外の他の領域(端部など)における第2の方向の幅よりも狭くなっていることが好ましい。
たとえば図23のヒューズ抵抗HRは、平面視において矩形状を有しており、上記上下方向の幅はほぼ一定である。したがってその高抵抗シリコン部RS1、低抵抗シリコン部RS2における電気抵抗の値は、当該抵抗シリコン部RS1,RS2における不純物イオンの濃度がほぼ一定であればほぼ一定となる。
しかし図24のヒューズ抵抗HRのように幅が狭い領域を有する場合、たとえ抵抗シリコン部RS1、RS2における不純物イオンの濃度がほぼ一定であっても、幅が狭い領域における電気抵抗の値は幅が広い領域における電気抵抗の値に比べて大きくなる。このため電流が流れた際には、幅が狭くくびれた領域において他の領域よりも電位差が大きくなるため容易に溶断される。また幅が狭いため、わずかな電流によっても当該ヒューズ抵抗HRを容易に溶断することができる。
図24のヒューズ抵抗HRの幅は、これが延在する左右方向における1点(ある位置)において急峻に狭くなっている。しかし図25を参照して、このヒューズ抵抗HRの幅は、左右方向における1点(ある位置)において急峻に狭くなるのではなく、傾斜するように徐々に狭くなっている。ヒューズ抵抗HRはこのような平面形状を有してもよい。
図26を参照して、このヒューズ抵抗HRは、これが延在する方向(左右方向)に関する中央部における中心軸Cに対して非対称となっており、中心軸Cの左側(図の上下方向に延びる電極部VL側)における図の上下方向の幅が、中心軸Cの右側(電極M1〜M4側)における図の上下方向の幅よりも広くなっている。
このように実施の形態6においては、ヒューズ抵抗HRは、これが延在する第1の方向(低電位電極部VLまたは高電位電極部VHから電極M1〜M4に延びる方向)に関する中央部における、第1の方向に交差する第2の方向(図の上下方向)に延びる軸に関して非対称となっていてもよい。
この場合においても、たとえば図26のヒューズ抵抗HRの右側の領域においては、左側の領域に比べて幅が狭いため、この領域においては幅の広い領域に比べて電気抵抗の値が大きくなる。このため電流が流れた際には、幅が狭くくびれた領域において他の領域よりも電位差が大きくなるため容易に溶断される。また幅が狭いため、わずかな電流によっても当該ヒューズ抵抗HRを容易に溶断することができる。
図26のヒューズ抵抗HRの幅は、これが延在する左右方向における1点(ある位置)において急峻に狭くなっている。しかし図27を参照して、このヒューズ抵抗HRの幅は、左右方向における1点(ある位置)において急峻に狭くなるのではなく、傾斜するように徐々に狭くなっている。ヒューズ抵抗HRはこのような平面形状を有してもよい。
(実施の形態7)
実施の形態7は、実施の形態1と比較して、ヒューズ抵抗の構成において異なっている。以下、図28〜図31を参照しながら、実施の形態7について説明する。
図28は実施の形態1の図4に相当する概略断面図である。図28を参照して、実施の形態7においては、ヒューズ抵抗HRMがコンタクトCTにより低電位電極部VL、電極M1〜M4の組と電気的に接続されるとともに、当該ヒューズ抵抗HRが電極M1〜M4の組と平面的に重なるように、図の左右方向に延在する構成を有している。実施の形態7のヒューズ抵抗HRM(抵抗シリコン部RS:図5参照)は実施の形態1と同様に多結晶シリコンからなるが、これが電極M1〜M4の組の真下に延びることにより、当該電極M1〜M4の組の真下のヒューズ抵抗HRMは電極M1〜M4と同様にMIMキャパシタMMを構成する電極M0と同等のものとして配置される。なお図示されないが、コンタクトCTにより高電位電極部VH、電極M1〜M4の組と電気的に接続されるヒューズ抵抗HRについても、同様に電極M1〜M4の組の真下にまで延在する構成を有してもよい。
したがって実施の形態7においては、ヒューズ抵抗HRMが、MIMキャパシタMMの低電位電極MLまたは高電位電極MHとして配置されている。ヒューズ抵抗HRMは実施の形態1のヒューズ抵抗HRと同様に、素子分離絶縁膜FOの上面に接するように形成されている。
ヒューズ抵抗HRMのうち、特に図28の左側のコンタクトCTと右側のコンタクトCTとに挟まれた領域(概ね電極部VL,VHとMIMキャパシタMMとの間の領域)は、電流が流れた際に自己選択的に溶断される領域である。この領域における平面形状は、たとえば図23〜図27のヒューズ抵抗HRの平面形状と同様であってもよいが、特に図29および図30のように、一部の領域において他の領域に比べて幅が狭くなった平面形状であることが特に好ましい。図29は図24と、図30は図25と、ほぼ同様の平面形状である。
図31は、図28において説明したMIMキャパシタMMとその周辺部をより詳細に示しており、実施の形態1の図5に対応する。図28に示すMIMキャパシタMMは、図31中点線矩形で囲んだMIMキャパシタMMに相当する。図31を参照して、実施の形態7のヒューズ抵抗HRMはより詳細には、概ね電極部VL,VHとMIMキャパシタMMとの間の領域においては高抵抗シリコン部RS1と高抵抗シリコン保護膜PTとが配置され、概ねMIMキャパシタMMの電極M1〜M4の真下の領域においては低抵抗シリコン部RS2とシリサイド層SCとからなる電極M0が形成されている。ただしコンタクトCT、ビアV1〜V3の真下においては、低抵抗シリコン部RS2とシリサイド層SCとが形成されている。低抵抗シリコン部RS2としての電極M0と電極M1〜M4の組とは、コンタクトCTにより接続されている。
低抵抗シリコン部RS2としての電極M0は、図28および図31のように低電位電極部VLに接続される場合には低電位電極MLとして機能し、また高電位電極部VHに接続される場合には高電位電極MHとして機能する。
また低抵抗シリコン部RS2としての電極M0は、高抵抗シリコン部RS1と同様に、MOSトランジスタGTのゲート電圧印加部GEと同一の層として、ゲート電圧印加部GEと同時に形成されている。
実施の形態7のようにヒューズ抵抗HRMの一部をMIMキャパシタMMの電極として用いることにより、より多くの数のMIMキャパシタMMを形成することができる。したがって半導体装置DEVの素子面積の利用効率を向上することができる。
(参考例)
図32は実施の形態1の図4に相当する概略断面図である。図32を参照して、これら各図の構成は、基本的に図3および図4の構成と同様であるが、ヒューズ抵抗HRA(抵抗部)が多結晶シリコンの代わりにアルミニウムなどの、配線(電極)M1〜M4と同一の金属材料により形成されている。このアルミニウムなどの(金属)材料により形成されたヒューズ抵抗HRAは、実施の形態1のヒューズ抵抗HRと同様に、電流が流れる際に溶断されるように、電極M1〜M4や電極部VL,VHなどとは電気抵抗の値が異なる構成となっている。具体的には、たとえば図33および図34に示すように一部の領域における幅が他の領域における幅よりも狭くなっており、このことにより幅が狭い領域の電気抵抗を、他の領域やアルミニウムの配線などの電気抵抗に比べて大きくし、溶断が起こりやすい構成となっている。
以上の構成とすることにより、ヒューズ抵抗HRAを多結晶シリコンの代わりに(アルミニウムなどの)金属材料とすることができる。
最後に図35を参照しながら、一実施の形態の要点について説明する。
図35を参照して、一実施の形態の半導体装置は、主表面を有する半導体基板SUBと、半導体基板SUBの主表面上に形成されたMIMキャパシタMMと、MIMキャパシタMMの電極に電位を供給するための電極部VL,VHとを有している。
電極部VLは比較的低い電位を供給する電極部であり、電極部VHは(電極部VLよりも)比較的高い電位を供給する電極部である。MIMキャパシタMMは、電極部VLと接続されることにより比較的低い電位が印加される低電位電極MLと、電極部VHと接続されることにより比較的高い電位が印加される高電位電極MHとを有している。低電位電極MLと高電位電極MHと、両者の間の層間絶縁膜IIとによりMIMキャパシタMMが形成される。半導体基板SUBの主表面に沿う方向に関する互いに隣り合う1対の低電位電極MLと高電位電極MHとの少なくとも一方と、電極部VL,VHとの接続は、多結晶シリコンからなるヒューズ抵抗HRによりなされる。このヒューズ抵抗HRは、電流が流れることにより溶断され、これが接続される電極ML,MHにより形成されるキャパシタMMのみを不使用とすることが可能な構成となっている。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。