CN104051457B - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种具有一高电压区及一低电压区的半导体结构包括：一基板，其为一第一导电类型，容纳所述高电压区及所述低电压区。一电阻，位于所述基板上，连接所述高电压区及所述低电压区，且所述电阻实质上驻留于所述高电压区中。所述结构进一步包括：一第一掺杂区域，其为所述第一导电类型，位于所述基板中，处于所述高电压区与所述低电压区之间；及一第二掺杂区域，其为一第二导电类型，处于所述基板与所述第一掺杂区域之间。此外，一绝缘层形成于所述电阻与所述第一掺杂区域之间。
Description
技术领域
本发明是关于半导体结构，且更特定言的，是关于具有高电压电阻的半导体结构。
背景技术
高电压集成电路(HVIC)可将低电压控制信号转变为适用于在高电压应用中驱动电力开关的电平。HVIC亦可在具有高电压电路及低电压电路的单个芯片中将信号自较高电压电平转变为较低电压电平，从而共享同一I/O衬垫。因此，必须仔细地管理电压隔离以防止低电压电路经受因高偏压而导致的永久损坏。HVIC设计中的一者为将高电压电阻整合于半导体结构中，以用于在高输入电压进入至低电压电路中的前降低高输入电压的电平。多晶硅频繁用于现有制造程序中，且适用于具体应用的电阻可通过多晶硅电阻的掺杂浓度以及总长度与图案来调谐。
在HVIC的I/O衬垫发生高冲击性电压的状况下，多晶硅电阻本身可受高偏压损坏，且低电压电路也将由于缺乏偏压缩减(stress reduction)而不可避免地受到影响。利用多晶硅电阻的已知HVIC结构亦可包括固有电容，其将多晶硅电阻用作一个电极且将连接至接地的基板用作另一电极。内建式电容经设计以在高冲击性电压超过所述电容的击穿电压时将高偏压分流。在此状况下，可保护多晶硅电阻免于高电压烧毁。
为了允许将较高输入电压施加至HVIC，具有耐受较高击穿电压的电路为产业界所需，以便促进电压隔离的功能。所述电路应具有将高冲击性电压分流的结构且允许所述结构耐受较高击穿电压。
发明内容
本发明的目的为提供一种适用于具体高电压应用的半导体结构，其中所述半导体结构在所述高偏压损坏已知结构中的高电压电阻的前将高冲击性电压分流，且允许所述半导体结构耐受较高击穿电压。在所述结构中设计了具有高击穿电压的包括电容以及二极管的保护路径，以便达成所述目标。本结构亦形成延伸的空乏区域，以降低易在具有非连续掺杂浓度区域处发生的高电场。本结构的空乏辅助层会增大空乏区宽度且延伸空间电荷所占据的区域。在本发明中所呈现的半导体结构改变电场分布，以使得在较高电压下才会发生雪崩击穿(avalanche breakdown)。
本发明的一个实施例为提供一种具有一高电压区及一低电压区的半导体结构，其包括：一基板，其为一第一导电类型，容纳所述高电压区及所述低电压区；一电阻，其位于所述基板上，连接所述高电压区及所述低电压区，其中所述电阻经组态以降低施加至所述高电压区的偏压，且所述电阻实质上驻留于所述高电压区中；一第一掺杂区域，其为一第一导电类型，位于所述基板中，处于所述高电压区与所述低电压区之间；一第二掺杂区域，其为一第二导电类型，处于所述基板与一绝缘层之间，其中所述绝缘层置于所述电阻与所述第一掺杂区域之间。类似于上述实施例的另一实施例进一步包含：一第三掺杂区域，其为所述第二导电类型，处于所述绝缘层与所述第一掺杂区域之间。
本发明的另一实施例为提供一种制造具有一高电压区及一低电压区的一半导体结构的方法，其中所述方法包括以下步骤：提供一第一导电类型的一基板；通过一第一注入而在所述基板中形成一第二导电类型的一第二掺杂区域；通过一第二注入而在所述第二掺杂区域中形成一第一导电类型的一第一掺杂区域；在所述基板上形成一绝缘层；在所述绝缘层上形成一电阻，其中所述电阻电连接所述高电压区及所述低电压区；及形成电连接至所述电阻的一导体。形成一第一掺杂区域的所述步骤界定所述高电压区及所述低电压区。
本发明的另一实施例为提供一种具有一高电压区及一低电压区的半导体结构，其包括：一基板，其为一第一导电类型；一掺杂区域，其为一第二导电类型，位于所述基板中；一二极管装置，其位于所述掺杂区域中，其中所述二极管装置包含一第一导电类型的一第一端及一第二导电类型的一第二端；一绝缘层，其位于所述基板上；一电阻，其位于所述绝缘层上，电连接所述高电压区及所述低电压区的一高电压输入；及一电容，其包含连接至所述电阻的一第三端及连接至所述二极管装置的所述第二端的一第四端。
上文已相当广泛地概述本发明的技术特征及优点，以使下文的本发明详细描述得以获得较佳了解。构成本发明的权利要求的其它技术特征及优点将描述于下文。本发明所述技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制作工艺而实现与本发明相同的目的。本发明所述技术领域中具有通常知识者亦应了解，这类等效建构无法脱离权利要求所界定的本发明的精神和范围。
附图说明
图1描绘根据本发明的一个实施例的具有高电压区及低电压区的半导体结构的俯视图，其中虚线表示所述结构的内埋部分；
图2描绘根据本发明的一个实施例的沿着图1所示的线AA′的横截面图；
图3描绘根据本发明的一个实施例的具有高电压区及低电压区的半导体结构的俯视图，其中虚线表示所述结构的内埋部分；
图4描绘根据本发明的另一实施例的沿着图3所示的线BB′的横截面图；
图5描绘根据本发明的一个实施例的具有高电压区及低电压区的半导体结构的俯视图，其中虚线表示所述结构的内埋部分；
图6描绘根据本发明的另一实施例的沿着图5所示的线CC′的横截面图；
图7描绘图2、图4及图6所说明的半导体结构的等效电路；及
图8A至图8J说明制造具有如图4所说明的横截面图的半导体结构的方法的制造步骤。
【主要元件符号说明】
10 半导体结构
11 高电压区
12 低电压区
13A 输入衬垫
13B 输出衬垫
14 电阻
15 辅助层
20 半导体结构
21 高电压区
22 低电压区
23A 输入衬垫
23B 输出衬垫
24 电阻
25 辅助层
30 半导体结构
31 高电压区
32 低电压区
33A 输入衬垫
33B 输出衬垫
34 电阻
35A 辅助层
35B 辅助层
200A 结构
200B 结构
200C 结构
201 P型基板/P型掺杂基板
202 电阻
203A P型掺杂区域/P型掺杂层
203B N型掺杂区域/N型掺杂层
204 N型阱
205 绝缘层
206 P型阱
206A 欧姆触点
206B 欧姆触点
207A 输入衬垫/触点输入
207B 输出衬垫/输出触点
208 层间介电质
209 钝化层
210A 空乏区域
210B 空乏区域
210C 空乏区域
211 高电压区
212 低电压区
700A 输入
700B 输出
701 二极管装置
702 电容
703 电阻
710 保护区域
720 路径
730 路径
801 P型基板
802 N型阱
803 P型阱803
803A 欧姆触点
804 氮化硅
805 光刻胶
805A 窗口
806 P型掺杂区域
807 场氧化物
808 电阻
809 N型掺杂区域
810 层间介电质(ILD)
811A 金属衬垫
811B 金属衬垫
811C 金属衬垫
812 钝化层
具体实施方式
以下所述的为本发明中所例述的实施例与所附图示，以各种例示的方式针对本发明做更充分的阐述。所提出的各种例示应整体观的而不应所述断章取义或以此对本发明所欲保护的范围加以限缩，所揭露的内容是可供熟悉此领域的技艺人士完整了解。在说明书中所用的“或”字为一连接用语，可是为“和/或”。另外，冠词“一”可视为单数或复数。“耦接”或“连接”一词可代表元件间直接连接或间接地透过其它元件进行连接。
将根据附图来描述本发明。
本发明的一个实施例提供图1所描绘的结构。图1所示为具有高电压区11及低电压区12的半导体结构10的俯视图。虚线所示的说明表示内埋于半导体结构10的基板中的部分。输入衬垫13A电连接至电阻14。在本实施例中，电阻14以曲折方式图案化以获得足够电阻。电阻14的一个端电连接至输入衬垫13A，且其另一端自高电压区11延伸至低电压区12，从而连接输出衬垫13B。空乏辅助层15(下文称为「辅助层」)为半导体结构10的基板中的内埋部分。辅助层15的位置将高电压区11与低电压区12分离。换言的，足以使低电压区12的功能或结构完整性劣化的任何高电压应力将由辅助层15保护。图1的说明省略了半导体结构10的表面上的其它结构以便醒目提示内埋部分。
图2描绘沿着图1的线AA′的横截面图200A。具有高电压区211及低电压区212的半导体结构的横截面包括高电阻P型基板201，其容纳高电压区211及低电压区212。返回参看图1，图2所示的横截面主要描绘高电压区11及辅助层15的结构轮廓。图2中的电阻202对应于图1所示的电阻14。图2中的输入衬垫207A及输出衬垫207B对应于图1所示的输入衬垫13A及输出衬垫13B。P型掺杂区域203A对应于图1所示的辅助层15。图2的电阻202连接高电压区211及低电压区212，其中电阻202经组态以降低经由输入衬垫207A而施加至高电压区211的偏压，且电阻202实质上驻留于高电压区211中。P型掺杂区域203A位于基板201中的N型阱204中。如图1及图2所示，P型掺杂区域203A形成辅助层15，辅助层15将高电压区(11、211)与低电压区(12、212)分离。因此，P型掺杂区域203A中的一者展示于N型阱204的左侧角落，且另一P型掺杂区域203A展示于N型阱204的右侧角落。绝缘层205位于基板201的表面上且处于电阻202与N型阱204之间。本实施例中，因为P型掺杂区域203A置放于N型阱204顶部表面的下，所述绝缘层205亦可视处于所述电阻202与所述P型掺杂区域203A之间。
图2中的横截面半导体结构200A进一步包括P型阱206，其围绕N型阱204。P型阱206的欧姆触点206A将基板201连接至金属触点206B，金属触点206B可进一步接地。由于图1所示的电阻14的曲折图案，可自结构200A的横截面图看到多个电阻片段。层间介电质208沉积在经图案化的电阻202上及经图案化的电阻202之间。允许电流自触点输入207A流动，流经电阻202，且自输出触点207B离开高电压区211。在一个实施例中，触点输入207A可为在高电压区211中设计的高电压电路的I/O衬垫。钝化层209可最终覆盖在所述装置的顶部上，且输入衬垫207A的部分自钝化层209暴露。
在图2中，由虚线界定空乏区域210A的范围。相比不具有P型掺杂区域203A的结构，结构200A中的空乏区域210A较广，因此产生较大空间电荷区域，且电场的强度在结构200A中可实际上降低。较和缓的电位梯度可用来维持较高击穿电压，因此结构200A继而适用于高电压的应用。
在一个实施例中，高电阻性P型掺杂基板201具有介于50欧姆与200欧姆之间的电阻。N型阱204的掺杂浓度低于P型掺杂区域203A。举例而言，N型阱204的掺杂浓度可为2×1012至3×1012/cm2，且P型掺杂区域203A的掺杂浓度可为5×1012至9×1012/cm2。
图2所示的结构200A的绝缘层可由场氧化物或浅沟道隔离构成。同一结构200A的电阻202可由以下导电材料构成：多晶硅、铝、铜、碳化硅、氮化钛或其组合。导电材料的电阻可经由离子注入或其几何形状来控制。
在一个实施例中，结构200A中所示的P型掺杂区域203A内埋于P型基板201中；然而，P型掺杂区域203A的位置可朝向N型阱204的表面提升。换言的，绝缘层205可置放于电阻202与N型阱204之间，如图2所示，或可置放于电阻202与P型掺杂区域203A之间(未图示)。
图3描绘根据本发明的一个实施例的具有高电压区21及低电压区22的半导体结构20的俯视图。虚线所示的说明表示内埋于半导体结构20的基板中的部分。图3所示的输入衬垫23A、输出衬垫23B及电阻24可为与图1所示类似的结构；然而，结构20的辅助层25的非连续布局可由俯视图清楚显示，而图1中的辅助层15展示连续布局。非连续辅助层25产生侧向空乏区域，且因此在需要耐受较高击穿电压时为较佳的。
半导体结构20中的辅助层25的掺杂轮廓亦不同于半导体结构10中的辅助层的掺杂轮廓。图4描绘根据本发明的另一实施例的沿着图3所示的线BB′的横截面图。半导体结构200B与图2中的结构200A共享类似结构；然而，结构200B的辅助层进一步包含位于P型掺杂区域203A的顶部上的N型掺杂区域203B。亦即，绝缘层205处于电阻202与N型掺杂区域203B之间。在另一实施例中，在P型掺杂区域203A的顶部上具有N型掺杂区域203B的辅助层可具有连续布局。在替代实施例中，具有P型掺杂区域203A的辅助层可具有非连续布局。
在一个实施例中，高电阻性P型掺杂基板201具有介于100欧姆与150欧姆之间的电阻。N型阱204的掺杂浓度低于P型掺杂区域203A。举例而言，N型阱204的掺杂浓度可为2.5×1012至2.8×1012/cm2，且P型掺杂区域203A的掺杂浓度可为7×1012至8×1012/cm2。N型掺杂区域203B的掺杂浓度的范围为约1×1012至3×1012/cm2，此低于P型掺杂区域203A的掺杂浓度。
适用于结构200B的图4所示的绝缘层205及电阻202的材料可与上述结构200A相同。
在图4中，由虚线界定空乏区域210B的范围。相比不具有N型掺杂区域203B的结构，结构200B中的空乏区域210B延伸得较多，因此产生较大空间电荷区域，且电场的强度在结构200B中可实际上降低。
图5描绘根据本发明的一个实施例的具有高电压区31及低电压区32的半导体结构30的俯视图，其中虚线表示内埋于半导体结构30的基板中的部分。图5所示的输入衬垫33A、输出衬垫33B及辅助层的原始部分35A可为与图1及图3所示类似的结构；然而，结构30中的电阻34围绕输入衬垫33A，且辅助层的额外部分35B位于辅助层的原始部分35A内。
图6描绘根据本发明的另一实施例的沿着图5所示的线CC′的横截面图。图6所示的辅助层35的掺杂轮廓可类似于图2或图4所示的辅助层的掺杂轮廓。半导体结构200C与图2的结构200A及图4的结构200B共享类似结构，不同的处在于电阻202、输入衬垫207A、输出衬垫207B以及位于高电压区211的中心的辅助层的额外部分的不同配置。在本实施例中，将高电压区211与低电压区212分离的辅助层的原始部分包括P型掺杂层203A及N型掺杂层203B；辅助层的额外部分仅包括P型掺杂层203A及N型掺杂层203B。在另一实施例中，辅助层的额外部分仅包括P型掺杂层203A。
在图6中，由虚线界定空乏区域210C的范围。相比不具有辅助层的额外部分的结构，结构200C中的空乏区域210C延伸得较多，因此产生较大空间电荷区域，且电场的强度在结构200C中可实际上降低。辅助层的原始部分及额外部分可具有如图1所示的连续布局或如图3所示的非连续布局。
图7描绘图2、图4及图6所说明的半导体结构的等效电路。图7所示的输入700A及输出700B表示上述半导体结构的输入衬垫及输出衬垫。电阻703电连接输出700A及输出700B。保护区域710包括串联连接的电容702及二极管装置701。二极管装置701的第一端接地且二极管装置701的第二端连接至电容702的第四端。电容702的第三端在输入700A与输出700B之间连接至电流路径。图7所描绘的二极管装置701为符号表示，其可包括串联连接的多个二极管的配置。
返回参看图4，在低于绝缘层205的击穿电压与二极管装置的击穿电压的总和的高电压施加至输入衬垫207A时，电流将遵循以下路径：自高电压输入衬垫207A、电阻202流动，且最终流动至输出衬垫207B，藉此进入低电压区。输出衬垫207B处的电压电平由电阻202极大地降低，电阻202用以在电流进入低电压区的前降低足够的电位。在图7中，此正常操作条件下的电流遵循路径730。另一方面，在高于绝缘层205的击穿电压与二极管装置的击穿电压的总和的高电压施加至输入衬垫207A时，电流将继而遵循以下路径：自高电压输入衬垫207A、电容、二极管装置流动，且最终流动至接地。在图7中，此过载电压保护条件下的电流遵循路径720。
返回参看图4，在本实施例中，电容具有由电阻202形成的上电极及由P型基板201的部分形成的下电极。在图4所示的实施例中，下电极可为位于N型阱204内的N型掺杂区域203B。在图2所示的另一实施例中，下电极可为N型阱204。在本实施例中，二极管装置包括辅助层、N型阱204及P型基板201。如图4所示，辅助层包含P型掺杂区域203A及N型掺杂区域203B；因此，二极管装置包括串联连接的两个二极管。P型基板201可进一步经由与P型阱206的连接而接地。
图8A至图8J说明制造具有如图4所说明的横截面图的半导体结构的方法的制造步骤。本发明提供用于制造半导体结构的两种方法。
在下文中描述第一方法。图8A提供P型基板801，其具有一N型阱802及两个P型阱803。N型阱802系通过第一注入工艺而形成。图8B-1展示在P型基板801的顶部上沉积氮化硅804的经图案化层作为用于后续场氧化物形成的硬式掩模。接着在经图案化氮化硅804上形成经图案化光刻胶805。在光刻胶805上开放窗口805A以促进第二注入，且形成P型掺杂区域806。图8C-1展示场氧化物807的形成及氮化硅804的剥离。在另一实施例中，场氧化工艺可替换为浅沟道隔离工艺。图8D-1说明通过第三注入而进行电阻808沉积及电阻调谐的工艺。图8E-1展示经图案化电阻808的结果。在本实施例中，多晶硅用作电阻材料；然而，诸如铝、铜、碳化硅、氮化钛或其组合的其它导电材料亦可用作电阻。图8F-1展示通过第四注入(N+离子注入)而在电阻808的两端形成欧姆触点；所述两端将分别电连接至输入衬垫及输出衬垫。在当前步骤，N+离子注入亦经由场注入的工艺而在P型掺杂区域806的顶部上形成N型掺杂区域809。
图8G为用于形成P型阱803的欧姆触点803A的光步骤。图8H通过介电质沉积而在场氧化物807及电阻808上形成层间介电质(ILD)810。进一步蚀刻ILD810以暴露P型阱803的欧姆接点803A及电阻808的欧姆接点。图8I形成连接至电阻808的两端的金属衬垫811A、811B及连接至P型阱803的金属衬垫811C。图8J为在金属衬垫811A上沉积具有开口的钝化层812的最终步骤。在一个实施例中，金属衬垫811A为高电压集成电路的I/O衬垫。
如下描述第二方法：图8A及图8G至图8J在第一方法与第二方法两者中相同。图8B-2通过第二注入经由光刻胶的开口而形成辅助层，即，P型掺杂区域806及N型掺杂区域809。图8C-2在氮化硅掩模上形成场氧化物807；在完成氧化时移除氮化物掩模。图8D-2说明通过第三注入而进行电阻808沉积及电阻调谐的工艺。图8E-2展示经图案化电阻808的结果。图8F-2展示通过第四注入(N+离子注入)而在电阻808的两端形成欧姆触点；所述两端将分别电连接至输入衬垫及输出衬垫。
步骤8B-1及步骤8B-2在N型阱中形成P型掺杂区域。P型掺杂区域被视为辅助层的部分，且因此上述步骤界定高电压集成电路的高电压区及低电压区。
本发明的技术内容及技术特点已揭示如上，然而熟悉本项技术的人士仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为以下的申请专利范围所涵盖。
Claims (10)
1.一种具有一高电压区及一低电压区的半导体结构，所述结构包含：
一基板，其为一第一导电类型，容纳所述高电压区及所述低电压区；
一电阻，其位于所述基板上，连接所述高电压区及所述低电压区，其中所述电阻用以降低施加至所述高电压区的偏压，且所述电阻驻留于所述高电压区中；
一输入衬垫及一输出衬垫，所述电阻的一端电连接至输入衬垫，且其另一端自高电压区延伸至低电压区，从而连接输出衬垫；
一第一掺杂区域，其为所述第一导电类型，位于所述基板中，处于所述高电压区与所述低电压区之间；及
一第二掺杂区域，其为一第二导电类型，处于所述基板与一绝缘层之间；
其中所述绝缘层置于所述电阻与所述第一掺杂区域之间。
2.根据权利要求1所述的半导体结构，其进一步包含：一第三掺杂区域，其为所述第二导电类型，处于所述绝缘层与所述第一掺杂区域之间，其中所述第三掺杂区域的掺杂浓度不同于所述第二掺杂区域的掺杂浓度。
3.根据权利要求1所述的半导体结构，其中所述绝缘层处于所述电阻与所述第二掺杂区域之间。
4.根据权利要求1所述的半导体结构，其中所述第一掺杂区域的一掺杂浓度大于所述第二掺杂区域的一掺杂浓度。
5.根据权利要求2所述的半导体结构，其中所述第三掺杂区域的一掺杂浓度小于所述第一掺杂区域的一掺杂浓度。
6.一种制造具有一高电压区及一低电压区的一半导体结构的方法，包含以下步骤：
提供一第一导电类型的一基板；
通过一第一注入而在所述基板中形成一第二导电类型的一第二掺杂区域；
通过一第二注入而在所述第二掺杂区域中形成所述第一导电类型的一第一掺杂区域；
在所述基板上形成一绝缘层；
在所述绝缘层上形成一电阻，其中所述电阻电连接所述高电压区及所述低电压区；
在所述高电压区一侧形成一输入衬垫及在所述低电压区形成一输出衬垫，所述电阻的一端电连接至输入衬垫，且其另一端自高电压区延伸至低电压区，从而连接输出衬垫；及
形成电连接至所述电阻的一导体；
其中形成一第一掺杂区域的所述步骤界定所述高电压区及所述低电压区。
7.根据权利要求6所述的方法，其中形成一电阻的所述步骤包含：
在所述绝缘层上沉积电阻材料；
通过一第三注入而控制所述电阻材料的电阻；
对所述电阻进行图案化；及
通过一第四注入而在所述电阻的一部分上形成一欧姆触点。
8.根据权利要求6所述的方法，其进一步包含：在所述第一掺杂区域上且在所述第二掺杂区域中形成所述第二导电类型的一第三掺杂区域。
9.一种具有一高电压区及一低电压区的半导体结构，所述结构包含：
一基板，其为一第一导电类型，容纳所述高电压区及所述低电压区；
一掺杂区域，其为一第二导电类型，位于所述基板中；
一二极管装置，其位于所述掺杂区域中，其中所述二极管装置包含一第一导电类型的一第一端及一第二导电类型的一第二端；
一绝缘层，其位于所述基板上；
一电阻，其位于所述绝缘层上，电连接所述高电压区及所述低电压区的一高电压输入，该高电压输入系输入至所述高电压区，经过所述电阻降压，进入所述低电压区；
一输入衬垫及一输出衬垫，所述电阻的一端电连接至输入衬垫，且其另一端自高电压区延伸至低电压区，从而连接输出衬垫；及
一电容，其包含连接至所述电阻的一第三端及连接至所述二极管装置的所述第二端的一第四端。
10.根据权利要求9所述的半导体结构，其中所述电容包含由场氧化物或浅沟道隔离构成的一绝缘层。
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