JP3998498B2 - サイリスタ - Google Patents
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Description
【０００１】
【発明の属する分野】
本発明は、サイリスタ、特に異常電圧又は異常電流から電子回路系を保護するサージ防護素子等に用いるサイリスタに関するものである。
【０００２】
【従来の技術】
サイリスタは、電話回線などの通信回線に発生した異常電圧や異常電流から電子回路を保護するサージ防護素子として、通信業界等で幅広く用いられている。
【０００３】
図２は、従来技術に係るサイリスタを示す断面図である。図２において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、４は第１Ｐ型導電領域、５は第２Ｐ型導電領域、６は第１電極、７は第２電極、５１はＰＮＰＮ構造、９１，９２は境界面、１００は半導体基板である。また、図５は、図２に示したサイリスタの等価回路図である。
【０００４】
半導体基板１００は、Ｐ型の導電型を有するものである。第１Ｎ型導電領域２及び第２Ｎ型導電領域３は、半導体基板１００内部に不純物拡散によって形成されたＮ型の導電型を有するものである。第１Ｐ型導電領域４及び第２Ｐ型導電領域５は、半導体基板１００内部に不純物拡散によって形成されたＰ型の導電型を有するものである。第１電極６及び第２電極７は、半導体基板１００の両主面に形成された電極である。ここで、第１電極６は、第１Ｎ型導電領域２と第１Ｐ型導電領域４の双方と電気的に接続される。また、第２電極７は、第２Ｎ型導電領域３と第２Ｐ型導電領域５の双方と電気的に接続されるが、第１電極６及び第２電極７からみた電気的特性が同一になるように、全体の構造を点対称としている。なお、図２に示したサイリスタの等価回路図は、図５に示すものとなる。
【０００５】
図２に示したサイリスタにおいて、半導体基板１００の第１Ｎ型導電領域２を設けた面の側（以下、上面側とする。これ以降に説明する他のサイリスタについても、半導体基板１００の第１Ｎ型導電領域２を設けた面の側を上面側とする。）を、第２Ｎ型導電領域３を設けた面の側（以下、下面側とする。これ以降に説明する他のサイリスタについても、半導体基板１００の第２Ｎ型導電領域３を設けた面の側を下面側とする。）に対して正の電位とする電圧の印加方向を順方向（これ以降に説明する他のサイリスタの電圧の印加方向についても、この方向を順方向とする。）とする。逆に、上面側を下面側に対して負の電位とする電圧の印加方向を逆方向（これ以降に説明する他のサイリスタの電圧の印加方向についても、この方向を逆方向とする。）とする。
【０００６】
図３は、図２に示したサイリスタの順方向の電気的特性を示すグラフである。図３に示すように、順方向においては、第１Ｐ型導電領域４をエミッタ、第１Ｎ型導電領域２をベース、半導体基板導電領域１をコレクタとするＰＮＰトランジスタと、第２Ｎ型導電領域３をエミッタ、半導体基板導電領域１をベース、第１Ｎ型導電領域２をコレクタとするＮＰＮトランジスタの間で電子と正孔の交換が行なわれて、オフ状態からオン状態へ移行する点弧動作が行なわれる。
【０００７】
すなわち、最初オフ状態にあった図２のＰＮＰＮ構造５１において、第１電極６と第２電極７との間に印加される順方向電圧が、図３のブレークオ−バー電圧Vｂに達すると雪崩降伏或いはパンチスルーにより、逆バイアス状態にある第１Ｎ型導電領域２と半導体基板導電領域１の境界面９１及び境界面９１近傍において、電子と正孔の交換が活発に行なわれるようになる。そして、前記のＰＮＰトランジスタのベースと前記のＮＰＮトランジスタのコレクタが共通の第１Ｎ型導電領域２であるため、ＰＮＰＮ構造５１からなるサイリスタが点弧してオン状態へ遷移する。なお、構造が上下で対称であることから逆方向においても全く同様な動作が行なわれる。
【０００８】
なお、ＰＮＰＮ構造５１からなるサイリスタが点弧動作してオフ状態からオン状態へ移行することは周知の事実であるので、ここでは内部動作のより詳細な説明については省略する。
【０００９】
以上のような点弧動作を行うサイリスタは、前記したように、ブレークオーバー電圧Vｂでサージ電圧を抑圧するが、雷誘導サージのようにかなり速い電気的サージに対してもその応答が他のサージ防護素子、例えば避雷管や金属酸化物バリスタなどと比較して非常に速いために、高い信頼性を要求される通信ネットワーク系の電子機器のように雷誘導サージを拾い易いところでは殆ど利用されている状況にある。
【００１０】
また、半導体基板で出来ているため、サージ電流によって消耗するところがなく長期間に亘って信頼性を維持することが可能であるという保守上の大きな利点を有している。
【００１１】
ところが、このような利点を有するサイリスタにおいても、どのような電気的サージに対してもサージ電圧を抑圧出来るわけではなく、雷誘導サージのような非常に時間変化の大きいサージに対してはおのずと限界があり、そのサージに十分速く応答出来ず、サイリスタ内で電流の集中が生じて局所的に高温となる。このような場合、サイリスタが部分的に溶解して耐量が低下することがある。
【００１２】
そこで、時間変化の大きいサージに対する対策の１つとして、複数の単位サイリスタを同時に並列動作させて耐量の向上を図ったサイリスタがある。図４は、複数の単位サイリスタを同時に並列動作させるサイリスタの一例の概略を示す断面図である。図４において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、１８，１９，２０，２１は絶縁体、５２はＰＮＰＮ構造、１００は半導体基板である。
【００１３】
図４に示されるように、上面側と下面側のＰ型導電領域、すなわちエミッタは、それぞれの領域を分割して、第１Ｐ型導電領域８，９，１０、及び第２Ｐ型導電領域５，１１，１２として形成されている。さらに、図４から分かるように、上面側の第１Ｐ型導電領域８，９，１０と、下面側の第２Ｐ型導電領域５，１１，１２が互い違いに並んでいる。この構成によって、図５の回路モデルで示される単位サイリスタを並列に形成し、各単位サイリスタにサージ電流の分流を図り、内部温度の上昇を抑制したものである。実験によると、４個の単位サイリスタで、サージ耐量が図２に示したような従来構造のサイリスタよりも３０％以上向上することなどが確認されている。
【００１４】
しかしながら、前記の構造では、図２に示される従来構造のものよりサージ電流が分流し易い構造になっているとはいえ、端部の単位サイリスタと端部以外の単位サイリスタとに電流の流れにばらつきが生じて、サージ電流が１つの単位サイリスタに集中して当該単位サイリスタが点弧することもある。このような場合、当該単位サイリスタの点弧後も電流がそのサイリスタに集中するため、残りの単位サイリスタには電流が分流されず、サージ耐量が必ずしも期待したほど十分には大きくならないことがあるという問題が残る。
【００１５】
この問題は、第１Ｎ型導電領域２と半導体基板導電領域１の境界面９１、及び第２Ｎ型導電領域３と半導体基板導電領域１の境界面９２が、半導体基板１００の上面側及び下面側に対して深い場合はそれほど顕著ではないが、浅くなればなるほど顕著になってくる。これは、境界面９１及び境界面９２が半導体基板１００の上面側及び下面側に対して浅くなればなるほど、境界面９１及び境界面９２の端部の曲率半径が小さくなり、当該端部で雪崩降伏或いはパンチスルーが生じ易くなるためである。境界面９１及び境界面９２を浅くすることは、サイリスタ構造を持つ半導体素子全体の微細化を進める上で必要になることであり、この問題はサイリスタの微細化を進める上で障害にもなり得る。また、順方向電圧が印加された場合は、境界面９１が逆バイアス状態になり、境界面９１の端部で雪崩降伏或いはパンチスルーが生じ易くなる。逆方向電圧が印加された場合は、境界面９２が逆バイアス状態になり、境界面９２の端部で雪崩降伏或いはパンチスルーが生じ易くなる。
【００１６】
従って、順方向と逆方向とのいずれの方向に電圧が印加された場合でも、ブレークオーバー電圧に達して流れる電流は境界面９１或いは境界面９２の端部とその近傍で大きくなり、端部に近い単位サイリスタが点弧しやすいということが生じ得る。その結果としてサージ耐量が期待したほど大きくならなくなる。
【００１７】
【発明が解決しようとする課題】
本発明は、複数の単位サイリスタを同時に並列動作させるサイリスタの構造をさらに改良して、複数形成されている単位サイリスタの全てを出来るだけ同時に点弧させて一部の単位サイリスタに電流が集中することを防止してサージ耐量を大きくすることを目的としている。
【００１８】
【課題を解決しようとする手段】
上記課題を解決するため手段として、本発明は、第１導電型の半導体基板の一方の面に露出させて形成してなる該半導体基板とは反対型の第２導電型の第１の導電領域と、前記一方の面に露出させて形成すると共に前記第１の導電領域内に配列してなるＮ個（Ｎ≧２）の第１導電型の第２の導電領域と、前記半導体基板の、前記一方の面に背向する他方の面に露出させて形成してなる第２導電型の第３の導電領域と、前記他方の面に露出させて形成すると共に前記第３の導電領域内に配列してなるＮ個の第１導電型の第４の導電領域とを備えたサイリスタにおいて、前記第２の導電領域と前記第4の導電領域とが前記半導体基板を平面的に見たときに交互に配置されてなり、前記半導体基板の前記一方の面の縁辺部近傍に前記第１の導電領域を貫通する第１の溝と、前記半導体基板の前記他方の面の縁辺部近傍に前記第３の導電領域を貫通する第２の溝を形成してなることを特徴とする。
【００１９】
また、前記第２の導電領域と前記第４の導電領域は、前記半導体基板を平面的に見たときに隣接する領域と接するように配置してなることを特徴とする。
【００２０】
くわえて、前記第１の溝は、前記半導体基板の前記一方の面の一方の縁辺部近傍に前記第１の導電領域を貫通する第３の溝として形成してなり、
更に、前記半導体基板の前記一方の面の他方の縁辺部に最も近い位置にある前記第２の導電領域と前記第１の導電領域を貫通する第４の溝として形成してなり、
前記第２の溝は、前記半導体基板の前記他方の面の一方の縁辺部近傍に前記第３の導電領域を貫通する第５の溝として形成してなり、
更に、前記半導体基板の前記他方の面の他方の縁辺部に最も近い位置にある前記第４の導電領域と前記第３の導電領域を貫通する第６の溝として形成してなることを特徴とする。
【００２５】
【発明の実施の形態】
以下に、本発明の第１の実施の形態に係るサイリスタを図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係るサイリスタを示す断面図である。図１において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、２２，２３，２４，２５は絶縁体、５２はＰＮＰＮ構造、９１，９２は境界面、１００は半導体基板である。
【００２６】
図１に示されるように、本発明の第１の実施の形態に係るサイリスタは、順方向及び逆方向の双方向で電気的特性が対称となるように形成している。すなわち、Ｐ型の半導体基板１００に第１Ｎ型導電領域２、第２Ｎ型導電領域３を形成する。また、第１Ｎ型導電領域２内に３つの第１Ｐ型導電領域８，９，１０、第２Ｎ型導電領域３内に３つの第２Ｐ型導電領域５，１１，１２を相対向するＰ型導電領域と点対称になるように且つ等間隔に形成する。さらに、半導体基板１００を平面的に見て、３つの第１Ｐ型導電領域８，９，１０と３つの第２Ｐ型導電領域５，１１，１２とは、互い違いに位置するように形成されている。３つの第１Ｐ型導電領域８，９，１０と３つの第２Ｐ型導電領域５，１１，１２は、適当なマスクを用いてＰ型の不純物を外部から導入後、高温拡散によって形成される。
【００２７】
また、第１Ｎ型導電領域２及び第２Ｎ型導電領域３は、各々上面側と下面側からＮ型の不純物を導入した後、高温拡散によって形成されるが、Ｐ型の不純物のときのようなマスクは、設計によっては不用になるという製造上の利点がある。Ｎ型とＰ型の不純物拡散が全て終了した後、半導体基板１００の上面部と下面部の角部をメサ状にエッチングして２つのメサ状面を形成する。これにより、第１Ｎ型導電領域２と半導体基板導電領域１の境界面９１、及び第２Ｎ型導電領域３と半導体基板導電領域１の境界面９２の曲率の小さい部分が除去され、境界面９１及び境界面９２が平面状になる。この後、シリコン酸化膜などで絶縁体２２、２３，２４，２５を積層して形成し、さらにエッチングで電極６，７のための窓空けを行う。そして、この窓を形成した部分に第１電極６及び第２電極７を形成する。
【００２８】
なお、第１Ｐ型導電領域８，９，１０、及び第２Ｐ型導電領域５，１１，１２は、単位サイリスタであるＰＮＰＮ構造５２の特性を均一にするために、全て同一形状で同一面積に形成することが好ましい。
【００２９】
なお、図１に示される構造においては、半導体基板１００の側壁をエッチングしてメサ状面を形成する際、その深さが第１Ｎ型導電領域２と第２Ｎ型導電領域３よりは十分深く切り欠くようにする。また、絶縁体２２、２３、２４、２５はシリコン酸化膜で形成してもよいし、ガラスで形成してもよい。また、前記した切り欠きは、その形状を最適化して、平面的な接合が無限遠にまで広がった理想的な１次元構造の耐圧に近づくようにする。また、理想的な１次元構造の耐圧に近づけるために、前記したメサ状の切り欠きのみならず絶縁体２２、２３、２４、２５と半導体基板１００の間に適当な界面電荷を生じせしめてもよい。さらに、切り欠いた後の半導体基板１００の角部の形状を円形に近づけるなどして角部の曲率を大きくすると、理想的な１次元構造の耐圧に近づけることが出来る。
【００３０】
また、図１に示される構造において、さらに上面側のメサ状面が第１Ｐ型導電領域１０の一部も切り欠くと共に、下面側のメサ状面が第２Ｐ型導電領域５の一部も切り欠くようにしてもよい。メサ状面をこのように形成すると、１つ当たりのサイリスタの面積を縮小することが出来るので、サイリスタの製造コストを削減することが可能になる。ただし、このように形成する場合、前記したメサ状面よりも切り欠きのマージンが小さくなるので、製造上のばらつきがある場合には、工程管理の容易な前記したメサ状面の方が有利であると言える。
【００３１】
図４に示した従来構造では、すでに述べたように、順方向に電圧が印加された場合、第１Ｎ型導電領域２と半導体基板導電領域１からなる接合が逆バイアスとなり電圧が大きくなるにつれて、第１Ｎ型導電領域の端部とその近傍で電界が大きくなる。従って、印加電圧がブレークオーバー電圧に達したときに、端部から電流が流れ始めるので、電流密度が端部で大きくなり、端部の単位サイリスタが点弧しやすいという問題があったが、本発明ではサージ電圧が印加されたとき、端部と中央部で電界の大きさに大きな差が生じにくくなる。従ってブレークオーバー電圧に達したときの電流密度の均一性を図４に示した従来構造より高めることが出来る。
【００３２】
従って、本発明の第１の実施の形態における構造では、各単位サイリスタに流れる電流が揃い易くなって、各単位サイリスタが同時に点弧し易くなって一部の単位サイリスタに電流が集中しにくくなる。これは、電流の分流を理想状態に近づけられることを意味し、素子破壊に繋がる発熱を抑制出来、サージ耐量を向上させることが出来るようになる。
【００３３】
ところで、図４に示した従来構造の場合、電流密度の偏りを考慮して、端部の単位サイリスタは点弧しにくくし、それ以外の単位サイリスタは端部の単位サイリスタよりは点弧しやすいように各単位サイリスタの構造を変更することも可能である。しかし、第１Ｎ型導電領域２と第２Ｎ型導電領域３の拡散深さによって、端部の曲率が変わってくるため、電流密度の偏りが一定ではなく、このような構造の設計はかなり困難であり、結果的に開発に時間を要することからコストの上昇を招いてしまう。これに対して、本発明の第１の実施の形態に係るサイリスタは、その構造の設計に特別の困難性はない。特に、第１Ｎ型導電領域２及び第２Ｎ型導電領域３の拡散深さが浅くなればなるほど、端部の曲率半径が小さくなって、電流密度の偏りが大きくなるという問題があったが、この実施の形態に係るサイリスタでは、切り欠きの深さ、すなわちエッチングする深さを調整するだけでこの問題に対応することが可能である。
【００３４】
ところで、図１に示した構造では、製造上のばらつきが生じる場合がある。図７は、図１に示したサイリスタにおいて導電領域のずれが生じた状態を示す断面図である。製造上のばらつきが生じると、図７に示すように、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２が、半導体基板１００を平面的に見たときに必ずしも互い違いに配列されないことも生じ得る。これは、同時に各単位サイリスタが点弧しにくくなることに繋がって、サージ耐量の低下をもたらす可能性がある。以下に、第１Ｐ型導電領域８，９，１０及び第２Ｐ型導電領域５，１１，１２の配置を工夫した本発明の第２及び第３の実施の形態について説明する。
【００３５】
本発明の第２の実施の形態に係るサイリスタを図面に基づいて詳細に説明する。図６は、本発明の第２の実施の形態に係るサイリスタを示す断面図である。図６において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、２２，２３，２４，２５は絶縁体、５３はＰＮＰＮ構造、９１，９２は境界面、１００は半導体基板である。
【００３６】
図６に示されるように、本発明の第２の実施の形態に係るサイリスタは、順方向及び逆方向の双方向で電気的特性が対称となるように形成している。すなわち、Ｐ型の半導体基板１００に第１Ｎ型導電領域２、第２Ｎ型導電領域３を形成する。また、第１Ｎ型導電領域２内に３つの第１Ｐ型導電領域８，９，１０、第２Ｎ型導電領域３内に３つの第２Ｐ型導電領域５，１１，１２を相対向するＰ型導電領域と点対称になるように且つ等間隔に形成する。また、第１Ｐ型導電領域１０を、半導体基板１００を平面的に見たとき、すなわち半導体基板１００の上面と下面とが重なり合うよう見たときに、第１Ｐ型導電領域９に近い側の端部及びその近傍部分が第２Ｐ型導電領域１２に重なり合うように配置する。さらに、第２Ｐ型導電領域５を、平面的に見て第２Ｐ型導電領域１１に近い側の端部及びその近傍部分が第１Ｐ型導電領域８に重なり合うように配置する。くわえて、第１Ｐ型導電領域８，９と第２Ｐ型導電領域１１，１２とを、半導体基板１００を平面的に見たときに、それらの両端部及びそれらの近傍部分が相対向するＰ型導電領域とそれぞれ重なり合うように配置する。また、第１電極６及び第２電極７の形成は、上面側の第１電極６を第１Ｐ型導電領域８，９，１０及び第１Ｎ型導電領域２に接するように形成し、下面側の第２電極７を第２Ｐ型導電領域５，１１，１２及び第２Ｎ型導電領域３に接するように形成する。
【００３７】
なお、第１Ｐ型導電領域８，９，１０、及び第２Ｐ型導電領域５，１１，１２は、上述した単位サイリスタの特性を均一にするために、全て同一形状で同一面積に形成することが好ましい。また、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２との重ね幅は、例えば２．６ｍｍチップの場合、マスク幅２５０μｍに対して、２５μｍ重なるようにすればよく、サージ耐量が３０％以上向上することなどが確認されている。重なりが大きくなるとオン電流が流れる領域が狭くなるため、マスク幅の５０％未満とする必要がある。従って、これらの重ね幅はあまり大きく出来ないが、サージの種類に応じて適当な重ね幅に変更することが可能である。さらに、第１Ｎ型導電領域２と第２Ｎ型導電領域３はマスクなしで形成出来るという製造上の利点がある。
【００３８】
図６に示される構造においては、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２の配置が第１の実施の形態に係るサイリスタと異なるだけであるが、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２の重なりがあることで、各単位サイリスタが点弧しやすくなると共に重なりに余裕を持たせることで製造上のばらつきに対してサージ特性が安定するという利点がある。図６に示した構造では、製造上のばらつきがあっても、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２が平面的に見て必ず重なるように余裕をもってマスクパターンを設計することで、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２が平面的に見て必ず重なるようにしている。
【００３９】
従って、本発明の第２の実施の形態における構造では、各単位サイリスタに流れる電流が揃い易くなると共にＰＮＰトランジスタが追加されたことと同じ効果があるため、各単位サイリスタが同時に点弧し易くなって一部の単位サイリスタに電流が集中しにくくなる。これは、電流の分流を理想状態に近づけられることを意味し、素子破壊に繋がる発熱を抑制出来、サージ耐量を向上させることが出来るようになる。
【００４０】
さらに、本発明の第３の実施の形態に係るサイリスタを図面に基づいて詳細に説明する。図８は、本発明の第３の実施の形態に係るサイリスタを示す断面図である。図８において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、２２，２３，２４，２５は絶縁体、５５はＰＮＰＮ構造、９１，９２は境界面、１００は半導体基板である。
【００４１】
本発明の第３の実施の形態に係るサイリスタにおいては、前記した第１及び第２の実施の形態に係るサイリスタの構成とは、第１Ｐ型導電領域８，９，１０及び第２Ｐ型導電領域５，１１，１２の配置が異なる。すなわち、本発明の第３の実施の形態に係るサイリスタにおいては、製造上のばらつきがあっても、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２の配置を平面的に見て互い違いに島状に配置されるようにする。前記した配置とすることで、製造上のばらつきがあっても、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２は平面的に見たときに重なりがないため、重なり幅の大きさのばらつきが問題となり易い本発明の第２の実施の形態に係るサイリスタと異なって、製造上のばらつきに対してサージ特性の変動が生じにくくなるという利点がある。重なりがないところは、サイリスタ動作しないため点弧動作後のオン状態では電流が流れず無効領域となる。従って、重なりのない領域の大きさには適当な限界が存在する。
【００４２】
以上のように、本発明の第３の実施の形態に係るサイリスタは、サージ耐量は少し低下してもサージ耐量のばらつきを小さくしたい場合には非常に有効である。前記した本発明の第２の実施の形態に係るサイリスタは、製造上のばらつきがあっても平面的に見たときに必ず第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２が必ず重なるよう配置するが、製造上のばらつきは前記した重なり幅のばらつきに繋がり、サージ耐量は向上するもののサージ耐量がばらつく傾向がある。
【００４３】
くわえて、本発明の第４の実施の形態に係るサイリスタを図面に基づいて説明する。図９は、本発明の第４の実施の形態に係るサイリスタを示す断面図である。図９において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、２２，２３，２４，２５は絶縁体、３１，３２，３３，３４は残余のＮ型導電領域、９１，９２は境界面、１００は半導体基板である。残余のＮ型導電領域３１，３２，３３，３４は、半導体基板１００の端部に、素子間の境界となる溝を形成した際に出来る領域であり、サイリスタの電気的特性には関係しないものである。
【００４４】
本発明の第４の実施の形態に係るサイリスタは、電力用半導体集積回路の一部を形成する場合に有効な構造である。電力用半導体集積回路では、異方性エッチング技術を用いた溝（トレンチ）構造を有するＭＯＳＦＥＴのような半導体素子を形成することがあるが、このような半導体素子等と同一チップ内にサージ防護素子を形成する場合に異方性エッチング技術で形成することが出来る。残余のＮ型導電領域３１，３２，３３，３４は、製造方法によってはＰ型導電領域にもなり得るが、サイリスタの電気的特性には影響しない。図９では、平面的に見て第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２は互い違いになるよう配置したが、本発明の第２の実施の形態に係るサイリスタのように重ねてもよいし、本発明の第３の実施の形態に係るサイリスタの実施例のように重ねなくてもよい。従って、第４の実施の形態に係るサイリスタは、第１の実施の形態に係るサイリスタと原理的には同じである。
【００４５】
また、図９に示される構造において、さらに上面側の溝が第１Ｐ型導電領域１０と第１Ｎ型導電領域２の双方を貫通すると共に、下面側の溝が第２Ｐ型導電領域５と第２Ｎ型導電領域３の双方を貫通するようにしてもよい。溝をこのように形成すると、サイリスタ部分の面積を縮小することが出来るので、集積回路の製造コストを削減することが可能になる。ただし、このように形成する場合、前記した位置に形成する場合よりも溝のマージンが小さくなるので、工程管理の容易性という観点からは、前記した位置に形成する方が有利であると言える。
【００４６】
くわえて、本発明の第５の実施の形態に係るサイリスタを図面に基づいて説明する。図１０は、本発明の第５の実施の形態に係るサイリスタを示す断面図である。図１０において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、２２，２３，２４，２５は絶縁体、３１，３２，３３，３４は残余のＮ型導電領域、４１は第３Ｐ型導電領域、４４は第４Ｐ型導電領域、４２，４３，４５，４６は残余のＰ型導電領域、５６はＰＮＰＮ構造、９３，９４，９５，９６は境界面、１００は半導体基板である。
【００４７】
残余のＮ型導電領域３１，３２，３３，３４は、半導体基板１００の端部に、素子間の境界となる溝を形成した際に出来る残余の領域であり、サイリスタの電気的特性には関係しないものである。また、残余のＰ型導電領域４２，４３，４５，４６も、半導体基板１００の端部に、素子間の境界となる溝を形成した際に出来る残余の領域である。境界面９３は第３Ｐ型導電領域２と半導体基板導電領域１の境界面であり、９４は第４Ｐ型導電領域３と半導体基板導電領域１の境界面である。くわえて、境界面９５は第１Ｎ導電領域２と第３Ｐ型導電領域４１の境界面であり、境界面９６は第２Ｎ導電領域３と第４Ｐ型導電領域４４の境界面である。
【００４８】
本発明の第５の実施の形態に係るサイリスタは、前記した第４の実施の形態に係るサイリスタと比較して、第３Ｐ型導電領域４１及び第４Ｐ型導電領域４４があることが異なる。このことにより、ブレークオーバー電圧を半導体基板導電領域１と無関係に設定することが出来るという利点があり、集積回路の一部として形成する際に有効な構造である。ブレークオーバー電圧が、境界面９５及び境界面９６で決定されるように濃度や深さを設計するため、端部に形成される溝の深さは少なくとも境界面９３及び境界面９４より深い方が望ましい。図１０では、半導体基板１００を平面的に見たときに、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２が互い違いになるよう配置したが、本発明の第２の実施の形態に係るサイリスタのように重ねてもよいし、本発明の第３の実施の形態に係るサイリスタの実施例のように重ねなくてもよい。第５の実施の形態に係るサイリスタの動作は、第１の実施の形態に係るサイリスタと原理的には同じである。
【００４９】
くわえて、本発明の第６の実施の形態に係るサイリスタを図面に基づいて説明する。図１１は、本発明の第６の実施の形態に係るサイリスタを示す断面図である。図１１において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、２２，２３，２４，２５は絶縁体、３１，３２，３３，３４は残余のＮ型導電領域、４１は第３Ｐ型導電領域、４２，４３，４５，４６は残余のＰ型導電領域、４４は第４Ｐ型導電領域、５７はＰＮＰＮ構造、６１，６２，６３は第３Ｎ型導電領域、６４，６５，６６は第４Ｎ型導電領域、７１，７２，７３は第１抵抗体、７４，７５，７６は第２抵抗体、９３，９４，９５，９６は境界面、１００は半導体基板である。
【００５０】
残余のＮ型導電領域３１，３２，３３，３４は、半導体基板１００の端部に、素子間の境界となる溝を形成した際に出来る領域で、サイリスタの電気的特性には関係しないものである。また、残余のＰ型導電領域４２，４３，４５，４６も、半導体基板１００の端部に、素子間の境界となる溝を形成した際に出来る領域である。さらに、境界面９３は第３Ｐ型導電領域２と半導体基板導電領域１の境界面であり、境界面９４は第４Ｐ型導電領域３と半導体基板導電領域１の境界面である。くわえて、境界面９５は第１Ｎ導電領域２と第３Ｐ型導電領域４１の境界面であり、境界面９６は第２Ｎ導電領域３と第４Ｐ型導電領域４４の境界面である。
【００５１】
本発明の第６の実施の形態に係るサイリスタは、前記した第５の実施の形態に係るサイリスタと比較して、第３Ｎ型導電領域６１，６２，６３、第４Ｎ型導電領域６４，６５，６６、第１抵抗体７１，７２，７３、第２抵抗体７４，７５，７６があることが異なる。このことにより、各単位サイリスタが同時に点弧しやすくなるようにすることが出来るという特徴がある。また、集積回路の一部として形成する際に有効な構造であるが、さらに前記した第１乃至第４の実施の形態に係るサイリスタの実施例にも適用出来るという特徴がある。本発明の第６の実施の形態に係るサイリスタの動作は、第５の実施の形態に係るサイリスタと原理的には同じでブレークオーバー電圧を半導体基板導電領域１と無関係にすることが出来る。
【００５２】
なお、以上説明した各実施の形態に係るサイリスタにおいて、第１Ｐ型導電領域８，９，１０及び第２Ｐ型導電領域５，１１，１２を貫通するＮ型の孔状導電領域を形成してもよい。この孔状導電領域は所謂ショートエミッタであるが、本発明はショートエミッタを形成したサイリスタに対しても好ましく適用出来るものである。
【００５３】
【発明の効果】
このように本発明によれば、逆バイアスされる第１の導電領域と第５の導電領域の境界面、或いは第３の導電領域と第５の導電領域の境界面が平面或いはそれに近いため、雪崩降伏或いはパンチスルーが局所的に生じにくくなり電圧がブレークオーバー電圧に達して流れる電流の均一性を、従来技術に係るサイリスタの構造と比較して高めることが出来るようになる。従って、各単位サイリスタに均等に電流が流れ易くなり、すべての単位サイリスタが同時に点弧動作し易くなる。そのため、従来技術に係るサイリスタよりも、サージ電流を全ての単位サイリスタに分流させやくサージ耐量を向上させることが容易になる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係るサイリスタを示す断面図である。
【図２】 従来技術に係るサイリスタを示す断面図である。
【図３】 図２に示したサイリスタの順方向の電気的特性を示すグラフである。
【図４】 複数の単位サイリスタを同時に並列動作させるサイリスタの一例の概略を示す断面図である。
【図５】 図２に示したサイリスタの等価回路図である。
【図６】 本発明の第２の実施の形態に係るサイリスタを示す断面図である。
【図７】 図１に示したサイリスタにおいて導電領域のずれが生じた状態を示す断面図である。
【図８】 本発明の第３の実施の形態に係るサイリスタを示す断面図である。
【図９】 本発明の第４の実施の形態に係るサイリスタを示す断面図である。
【図１０】 本発明の第５の実施の形態に係るサイリスタを示す断面図である。
【図１１】 本発明の第６の実施の形態に係るサイリスタを示す断面図である。
【符号の簡単な説明】
１ 半導体基板導電領域
２ 第１Ｎ型導電領域
３ 第２Ｎ型導電領域
４ 第１Ｐ型導電領域
５ 第２Ｐ型導電領域
６ 第１電極
７ 第２電極
８ 第１Ｐ型導電領域
９ 第１Ｐ型導電領域
１０ 第１Ｐ型導電領域
１１ 第２Ｐ型導電領域
１２ 第２Ｐ型導電領域
１８ 絶縁体
１９ 絶縁体
２０ 絶縁体
２１ 絶縁体
２２ 絶縁体
２３ 絶縁体
２４ 絶縁体
２５ 絶縁体
３１ 残余のＮ型導電領域
３２ 残余のＮ型導電領域
３３ 残余のＮ型導電領域
３４ 残余のＮ型導電領域
４１ 第３Ｐ型導電領域
４２ 残余のＰ型導電領域
４３ 残余のＰ型導電領域
４４ 第４Ｐ型導電領域
４５ 残余のＰ型導電領域
４６ 残余のＰ型導電領域
５１ ＰＮＰＮ構造
５２ ＰＮＰＮ構造
５３ ＰＮＰＮ構造
５４ ＰＮＰＮ構造
５５ ＰＮＰＮ構造
５６ ＰＮＰＮ構造
５７ ＰＮＰＮ構造
６１ 第３Ｎ型導電領域
６２ 第３Ｎ型導電領域
６３ 第３Ｎ型導電領域
６４ 第４Ｎ型導電領域
６５ 第４Ｎ型導電領域
６６ 第４Ｎ型導電領域
７１ 第１抵抗体
７２ 第１抵抗体
７３ 第１抵抗体
７４ 第２抵抗体
７５ 第２抵抗体
７６ 第２抵抗体
９１ 境界面
９２ 境界面
９３ 境界面
９４ 境界面
９５ 境界面
９６ 境界面
１００ 半導体基板
【発明の属する分野】
本発明は、サイリスタ、特に異常電圧又は異常電流から電子回路系を保護するサージ防護素子等に用いるサイリスタに関するものである。
【０００２】
【従来の技術】
サイリスタは、電話回線などの通信回線に発生した異常電圧や異常電流から電子回路を保護するサージ防護素子として、通信業界等で幅広く用いられている。
【０００３】
図２は、従来技術に係るサイリスタを示す断面図である。図２において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、４は第１Ｐ型導電領域、５は第２Ｐ型導電領域、６は第１電極、７は第２電極、５１はＰＮＰＮ構造、９１，９２は境界面、１００は半導体基板である。また、図５は、図２に示したサイリスタの等価回路図である。
【０００４】
半導体基板１００は、Ｐ型の導電型を有するものである。第１Ｎ型導電領域２及び第２Ｎ型導電領域３は、半導体基板１００内部に不純物拡散によって形成されたＮ型の導電型を有するものである。第１Ｐ型導電領域４及び第２Ｐ型導電領域５は、半導体基板１００内部に不純物拡散によって形成されたＰ型の導電型を有するものである。第１電極６及び第２電極７は、半導体基板１００の両主面に形成された電極である。ここで、第１電極６は、第１Ｎ型導電領域２と第１Ｐ型導電領域４の双方と電気的に接続される。また、第２電極７は、第２Ｎ型導電領域３と第２Ｐ型導電領域５の双方と電気的に接続されるが、第１電極６及び第２電極７からみた電気的特性が同一になるように、全体の構造を点対称としている。なお、図２に示したサイリスタの等価回路図は、図５に示すものとなる。
【０００５】
図２に示したサイリスタにおいて、半導体基板１００の第１Ｎ型導電領域２を設けた面の側（以下、上面側とする。これ以降に説明する他のサイリスタについても、半導体基板１００の第１Ｎ型導電領域２を設けた面の側を上面側とする。）を、第２Ｎ型導電領域３を設けた面の側（以下、下面側とする。これ以降に説明する他のサイリスタについても、半導体基板１００の第２Ｎ型導電領域３を設けた面の側を下面側とする。）に対して正の電位とする電圧の印加方向を順方向（これ以降に説明する他のサイリスタの電圧の印加方向についても、この方向を順方向とする。）とする。逆に、上面側を下面側に対して負の電位とする電圧の印加方向を逆方向（これ以降に説明する他のサイリスタの電圧の印加方向についても、この方向を逆方向とする。）とする。
【０００６】
図３は、図２に示したサイリスタの順方向の電気的特性を示すグラフである。図３に示すように、順方向においては、第１Ｐ型導電領域４をエミッタ、第１Ｎ型導電領域２をベース、半導体基板導電領域１をコレクタとするＰＮＰトランジスタと、第２Ｎ型導電領域３をエミッタ、半導体基板導電領域１をベース、第１Ｎ型導電領域２をコレクタとするＮＰＮトランジスタの間で電子と正孔の交換が行なわれて、オフ状態からオン状態へ移行する点弧動作が行なわれる。
【０００７】
すなわち、最初オフ状態にあった図２のＰＮＰＮ構造５１において、第１電極６と第２電極７との間に印加される順方向電圧が、図３のブレークオ−バー電圧Vｂに達すると雪崩降伏或いはパンチスルーにより、逆バイアス状態にある第１Ｎ型導電領域２と半導体基板導電領域１の境界面９１及び境界面９１近傍において、電子と正孔の交換が活発に行なわれるようになる。そして、前記のＰＮＰトランジスタのベースと前記のＮＰＮトランジスタのコレクタが共通の第１Ｎ型導電領域２であるため、ＰＮＰＮ構造５１からなるサイリスタが点弧してオン状態へ遷移する。なお、構造が上下で対称であることから逆方向においても全く同様な動作が行なわれる。
【０００８】
なお、ＰＮＰＮ構造５１からなるサイリスタが点弧動作してオフ状態からオン状態へ移行することは周知の事実であるので、ここでは内部動作のより詳細な説明については省略する。
【０００９】
以上のような点弧動作を行うサイリスタは、前記したように、ブレークオーバー電圧Vｂでサージ電圧を抑圧するが、雷誘導サージのようにかなり速い電気的サージに対してもその応答が他のサージ防護素子、例えば避雷管や金属酸化物バリスタなどと比較して非常に速いために、高い信頼性を要求される通信ネットワーク系の電子機器のように雷誘導サージを拾い易いところでは殆ど利用されている状況にある。
【００１０】
また、半導体基板で出来ているため、サージ電流によって消耗するところがなく長期間に亘って信頼性を維持することが可能であるという保守上の大きな利点を有している。
【００１１】
ところが、このような利点を有するサイリスタにおいても、どのような電気的サージに対してもサージ電圧を抑圧出来るわけではなく、雷誘導サージのような非常に時間変化の大きいサージに対してはおのずと限界があり、そのサージに十分速く応答出来ず、サイリスタ内で電流の集中が生じて局所的に高温となる。このような場合、サイリスタが部分的に溶解して耐量が低下することがある。
【００１２】
そこで、時間変化の大きいサージに対する対策の１つとして、複数の単位サイリスタを同時に並列動作させて耐量の向上を図ったサイリスタがある。図４は、複数の単位サイリスタを同時に並列動作させるサイリスタの一例の概略を示す断面図である。図４において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、１８，１９，２０，２１は絶縁体、５２はＰＮＰＮ構造、１００は半導体基板である。
【００１３】
図４に示されるように、上面側と下面側のＰ型導電領域、すなわちエミッタは、それぞれの領域を分割して、第１Ｐ型導電領域８，９，１０、及び第２Ｐ型導電領域５，１１，１２として形成されている。さらに、図４から分かるように、上面側の第１Ｐ型導電領域８，９，１０と、下面側の第２Ｐ型導電領域５，１１，１２が互い違いに並んでいる。この構成によって、図５の回路モデルで示される単位サイリスタを並列に形成し、各単位サイリスタにサージ電流の分流を図り、内部温度の上昇を抑制したものである。実験によると、４個の単位サイリスタで、サージ耐量が図２に示したような従来構造のサイリスタよりも３０％以上向上することなどが確認されている。
【００１４】
しかしながら、前記の構造では、図２に示される従来構造のものよりサージ電流が分流し易い構造になっているとはいえ、端部の単位サイリスタと端部以外の単位サイリスタとに電流の流れにばらつきが生じて、サージ電流が１つの単位サイリスタに集中して当該単位サイリスタが点弧することもある。このような場合、当該単位サイリスタの点弧後も電流がそのサイリスタに集中するため、残りの単位サイリスタには電流が分流されず、サージ耐量が必ずしも期待したほど十分には大きくならないことがあるという問題が残る。
【００１５】
この問題は、第１Ｎ型導電領域２と半導体基板導電領域１の境界面９１、及び第２Ｎ型導電領域３と半導体基板導電領域１の境界面９２が、半導体基板１００の上面側及び下面側に対して深い場合はそれほど顕著ではないが、浅くなればなるほど顕著になってくる。これは、境界面９１及び境界面９２が半導体基板１００の上面側及び下面側に対して浅くなればなるほど、境界面９１及び境界面９２の端部の曲率半径が小さくなり、当該端部で雪崩降伏或いはパンチスルーが生じ易くなるためである。境界面９１及び境界面９２を浅くすることは、サイリスタ構造を持つ半導体素子全体の微細化を進める上で必要になることであり、この問題はサイリスタの微細化を進める上で障害にもなり得る。また、順方向電圧が印加された場合は、境界面９１が逆バイアス状態になり、境界面９１の端部で雪崩降伏或いはパンチスルーが生じ易くなる。逆方向電圧が印加された場合は、境界面９２が逆バイアス状態になり、境界面９２の端部で雪崩降伏或いはパンチスルーが生じ易くなる。
【００１６】
従って、順方向と逆方向とのいずれの方向に電圧が印加された場合でも、ブレークオーバー電圧に達して流れる電流は境界面９１或いは境界面９２の端部とその近傍で大きくなり、端部に近い単位サイリスタが点弧しやすいということが生じ得る。その結果としてサージ耐量が期待したほど大きくならなくなる。
【００１７】
【発明が解決しようとする課題】
本発明は、複数の単位サイリスタを同時に並列動作させるサイリスタの構造をさらに改良して、複数形成されている単位サイリスタの全てを出来るだけ同時に点弧させて一部の単位サイリスタに電流が集中することを防止してサージ耐量を大きくすることを目的としている。
【００１８】
【課題を解決しようとする手段】
上記課題を解決するため手段として、本発明は、第１導電型の半導体基板の一方の面に露出させて形成してなる該半導体基板とは反対型の第２導電型の第１の導電領域と、前記一方の面に露出させて形成すると共に前記第１の導電領域内に配列してなるＮ個（Ｎ≧２）の第１導電型の第２の導電領域と、前記半導体基板の、前記一方の面に背向する他方の面に露出させて形成してなる第２導電型の第３の導電領域と、前記他方の面に露出させて形成すると共に前記第３の導電領域内に配列してなるＮ個の第１導電型の第４の導電領域とを備えたサイリスタにおいて、前記第２の導電領域と前記第4の導電領域とが前記半導体基板を平面的に見たときに交互に配置されてなり、前記半導体基板の前記一方の面の縁辺部近傍に前記第１の導電領域を貫通する第１の溝と、前記半導体基板の前記他方の面の縁辺部近傍に前記第３の導電領域を貫通する第２の溝を形成してなることを特徴とする。
【００１９】
また、前記第２の導電領域と前記第４の導電領域は、前記半導体基板を平面的に見たときに隣接する領域と接するように配置してなることを特徴とする。
【００２０】
くわえて、前記第１の溝は、前記半導体基板の前記一方の面の一方の縁辺部近傍に前記第１の導電領域を貫通する第３の溝として形成してなり、
更に、前記半導体基板の前記一方の面の他方の縁辺部に最も近い位置にある前記第２の導電領域と前記第１の導電領域を貫通する第４の溝として形成してなり、
前記第２の溝は、前記半導体基板の前記他方の面の一方の縁辺部近傍に前記第３の導電領域を貫通する第５の溝として形成してなり、
更に、前記半導体基板の前記他方の面の他方の縁辺部に最も近い位置にある前記第４の導電領域と前記第３の導電領域を貫通する第６の溝として形成してなることを特徴とする。
【００２５】
【発明の実施の形態】
以下に、本発明の第１の実施の形態に係るサイリスタを図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係るサイリスタを示す断面図である。図１において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、２２，２３，２４，２５は絶縁体、５２はＰＮＰＮ構造、９１，９２は境界面、１００は半導体基板である。
【００２６】
図１に示されるように、本発明の第１の実施の形態に係るサイリスタは、順方向及び逆方向の双方向で電気的特性が対称となるように形成している。すなわち、Ｐ型の半導体基板１００に第１Ｎ型導電領域２、第２Ｎ型導電領域３を形成する。また、第１Ｎ型導電領域２内に３つの第１Ｐ型導電領域８，９，１０、第２Ｎ型導電領域３内に３つの第２Ｐ型導電領域５，１１，１２を相対向するＰ型導電領域と点対称になるように且つ等間隔に形成する。さらに、半導体基板１００を平面的に見て、３つの第１Ｐ型導電領域８，９，１０と３つの第２Ｐ型導電領域５，１１，１２とは、互い違いに位置するように形成されている。３つの第１Ｐ型導電領域８，９，１０と３つの第２Ｐ型導電領域５，１１，１２は、適当なマスクを用いてＰ型の不純物を外部から導入後、高温拡散によって形成される。
【００２７】
また、第１Ｎ型導電領域２及び第２Ｎ型導電領域３は、各々上面側と下面側からＮ型の不純物を導入した後、高温拡散によって形成されるが、Ｐ型の不純物のときのようなマスクは、設計によっては不用になるという製造上の利点がある。Ｎ型とＰ型の不純物拡散が全て終了した後、半導体基板１００の上面部と下面部の角部をメサ状にエッチングして２つのメサ状面を形成する。これにより、第１Ｎ型導電領域２と半導体基板導電領域１の境界面９１、及び第２Ｎ型導電領域３と半導体基板導電領域１の境界面９２の曲率の小さい部分が除去され、境界面９１及び境界面９２が平面状になる。この後、シリコン酸化膜などで絶縁体２２、２３，２４，２５を積層して形成し、さらにエッチングで電極６，７のための窓空けを行う。そして、この窓を形成した部分に第１電極６及び第２電極７を形成する。
【００２８】
なお、第１Ｐ型導電領域８，９，１０、及び第２Ｐ型導電領域５，１１，１２は、単位サイリスタであるＰＮＰＮ構造５２の特性を均一にするために、全て同一形状で同一面積に形成することが好ましい。
【００２９】
なお、図１に示される構造においては、半導体基板１００の側壁をエッチングしてメサ状面を形成する際、その深さが第１Ｎ型導電領域２と第２Ｎ型導電領域３よりは十分深く切り欠くようにする。また、絶縁体２２、２３、２４、２５はシリコン酸化膜で形成してもよいし、ガラスで形成してもよい。また、前記した切り欠きは、その形状を最適化して、平面的な接合が無限遠にまで広がった理想的な１次元構造の耐圧に近づくようにする。また、理想的な１次元構造の耐圧に近づけるために、前記したメサ状の切り欠きのみならず絶縁体２２、２３、２４、２５と半導体基板１００の間に適当な界面電荷を生じせしめてもよい。さらに、切り欠いた後の半導体基板１００の角部の形状を円形に近づけるなどして角部の曲率を大きくすると、理想的な１次元構造の耐圧に近づけることが出来る。
【００３０】
また、図１に示される構造において、さらに上面側のメサ状面が第１Ｐ型導電領域１０の一部も切り欠くと共に、下面側のメサ状面が第２Ｐ型導電領域５の一部も切り欠くようにしてもよい。メサ状面をこのように形成すると、１つ当たりのサイリスタの面積を縮小することが出来るので、サイリスタの製造コストを削減することが可能になる。ただし、このように形成する場合、前記したメサ状面よりも切り欠きのマージンが小さくなるので、製造上のばらつきがある場合には、工程管理の容易な前記したメサ状面の方が有利であると言える。
【００３１】
図４に示した従来構造では、すでに述べたように、順方向に電圧が印加された場合、第１Ｎ型導電領域２と半導体基板導電領域１からなる接合が逆バイアスとなり電圧が大きくなるにつれて、第１Ｎ型導電領域の端部とその近傍で電界が大きくなる。従って、印加電圧がブレークオーバー電圧に達したときに、端部から電流が流れ始めるので、電流密度が端部で大きくなり、端部の単位サイリスタが点弧しやすいという問題があったが、本発明ではサージ電圧が印加されたとき、端部と中央部で電界の大きさに大きな差が生じにくくなる。従ってブレークオーバー電圧に達したときの電流密度の均一性を図４に示した従来構造より高めることが出来る。
【００３２】
従って、本発明の第１の実施の形態における構造では、各単位サイリスタに流れる電流が揃い易くなって、各単位サイリスタが同時に点弧し易くなって一部の単位サイリスタに電流が集中しにくくなる。これは、電流の分流を理想状態に近づけられることを意味し、素子破壊に繋がる発熱を抑制出来、サージ耐量を向上させることが出来るようになる。
【００３３】
ところで、図４に示した従来構造の場合、電流密度の偏りを考慮して、端部の単位サイリスタは点弧しにくくし、それ以外の単位サイリスタは端部の単位サイリスタよりは点弧しやすいように各単位サイリスタの構造を変更することも可能である。しかし、第１Ｎ型導電領域２と第２Ｎ型導電領域３の拡散深さによって、端部の曲率が変わってくるため、電流密度の偏りが一定ではなく、このような構造の設計はかなり困難であり、結果的に開発に時間を要することからコストの上昇を招いてしまう。これに対して、本発明の第１の実施の形態に係るサイリスタは、その構造の設計に特別の困難性はない。特に、第１Ｎ型導電領域２及び第２Ｎ型導電領域３の拡散深さが浅くなればなるほど、端部の曲率半径が小さくなって、電流密度の偏りが大きくなるという問題があったが、この実施の形態に係るサイリスタでは、切り欠きの深さ、すなわちエッチングする深さを調整するだけでこの問題に対応することが可能である。
【００３４】
ところで、図１に示した構造では、製造上のばらつきが生じる場合がある。図７は、図１に示したサイリスタにおいて導電領域のずれが生じた状態を示す断面図である。製造上のばらつきが生じると、図７に示すように、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２が、半導体基板１００を平面的に見たときに必ずしも互い違いに配列されないことも生じ得る。これは、同時に各単位サイリスタが点弧しにくくなることに繋がって、サージ耐量の低下をもたらす可能性がある。以下に、第１Ｐ型導電領域８，９，１０及び第２Ｐ型導電領域５，１１，１２の配置を工夫した本発明の第２及び第３の実施の形態について説明する。
【００３５】
本発明の第２の実施の形態に係るサイリスタを図面に基づいて詳細に説明する。図６は、本発明の第２の実施の形態に係るサイリスタを示す断面図である。図６において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、２２，２３，２４，２５は絶縁体、５３はＰＮＰＮ構造、９１，９２は境界面、１００は半導体基板である。
【００３６】
図６に示されるように、本発明の第２の実施の形態に係るサイリスタは、順方向及び逆方向の双方向で電気的特性が対称となるように形成している。すなわち、Ｐ型の半導体基板１００に第１Ｎ型導電領域２、第２Ｎ型導電領域３を形成する。また、第１Ｎ型導電領域２内に３つの第１Ｐ型導電領域８，９，１０、第２Ｎ型導電領域３内に３つの第２Ｐ型導電領域５，１１，１２を相対向するＰ型導電領域と点対称になるように且つ等間隔に形成する。また、第１Ｐ型導電領域１０を、半導体基板１００を平面的に見たとき、すなわち半導体基板１００の上面と下面とが重なり合うよう見たときに、第１Ｐ型導電領域９に近い側の端部及びその近傍部分が第２Ｐ型導電領域１２に重なり合うように配置する。さらに、第２Ｐ型導電領域５を、平面的に見て第２Ｐ型導電領域１１に近い側の端部及びその近傍部分が第１Ｐ型導電領域８に重なり合うように配置する。くわえて、第１Ｐ型導電領域８，９と第２Ｐ型導電領域１１，１２とを、半導体基板１００を平面的に見たときに、それらの両端部及びそれらの近傍部分が相対向するＰ型導電領域とそれぞれ重なり合うように配置する。また、第１電極６及び第２電極７の形成は、上面側の第１電極６を第１Ｐ型導電領域８，９，１０及び第１Ｎ型導電領域２に接するように形成し、下面側の第２電極７を第２Ｐ型導電領域５，１１，１２及び第２Ｎ型導電領域３に接するように形成する。
【００３７】
なお、第１Ｐ型導電領域８，９，１０、及び第２Ｐ型導電領域５，１１，１２は、上述した単位サイリスタの特性を均一にするために、全て同一形状で同一面積に形成することが好ましい。また、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２との重ね幅は、例えば２．６ｍｍチップの場合、マスク幅２５０μｍに対して、２５μｍ重なるようにすればよく、サージ耐量が３０％以上向上することなどが確認されている。重なりが大きくなるとオン電流が流れる領域が狭くなるため、マスク幅の５０％未満とする必要がある。従って、これらの重ね幅はあまり大きく出来ないが、サージの種類に応じて適当な重ね幅に変更することが可能である。さらに、第１Ｎ型導電領域２と第２Ｎ型導電領域３はマスクなしで形成出来るという製造上の利点がある。
【００３８】
図６に示される構造においては、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２の配置が第１の実施の形態に係るサイリスタと異なるだけであるが、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２の重なりがあることで、各単位サイリスタが点弧しやすくなると共に重なりに余裕を持たせることで製造上のばらつきに対してサージ特性が安定するという利点がある。図６に示した構造では、製造上のばらつきがあっても、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２が平面的に見て必ず重なるように余裕をもってマスクパターンを設計することで、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２が平面的に見て必ず重なるようにしている。
【００３９】
従って、本発明の第２の実施の形態における構造では、各単位サイリスタに流れる電流が揃い易くなると共にＰＮＰトランジスタが追加されたことと同じ効果があるため、各単位サイリスタが同時に点弧し易くなって一部の単位サイリスタに電流が集中しにくくなる。これは、電流の分流を理想状態に近づけられることを意味し、素子破壊に繋がる発熱を抑制出来、サージ耐量を向上させることが出来るようになる。
【００４０】
さらに、本発明の第３の実施の形態に係るサイリスタを図面に基づいて詳細に説明する。図８は、本発明の第３の実施の形態に係るサイリスタを示す断面図である。図８において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、２２，２３，２４，２５は絶縁体、５５はＰＮＰＮ構造、９１，９２は境界面、１００は半導体基板である。
【００４１】
本発明の第３の実施の形態に係るサイリスタにおいては、前記した第１及び第２の実施の形態に係るサイリスタの構成とは、第１Ｐ型導電領域８，９，１０及び第２Ｐ型導電領域５，１１，１２の配置が異なる。すなわち、本発明の第３の実施の形態に係るサイリスタにおいては、製造上のばらつきがあっても、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２の配置を平面的に見て互い違いに島状に配置されるようにする。前記した配置とすることで、製造上のばらつきがあっても、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２は平面的に見たときに重なりがないため、重なり幅の大きさのばらつきが問題となり易い本発明の第２の実施の形態に係るサイリスタと異なって、製造上のばらつきに対してサージ特性の変動が生じにくくなるという利点がある。重なりがないところは、サイリスタ動作しないため点弧動作後のオン状態では電流が流れず無効領域となる。従って、重なりのない領域の大きさには適当な限界が存在する。
【００４２】
以上のように、本発明の第３の実施の形態に係るサイリスタは、サージ耐量は少し低下してもサージ耐量のばらつきを小さくしたい場合には非常に有効である。前記した本発明の第２の実施の形態に係るサイリスタは、製造上のばらつきがあっても平面的に見たときに必ず第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２が必ず重なるよう配置するが、製造上のばらつきは前記した重なり幅のばらつきに繋がり、サージ耐量は向上するもののサージ耐量がばらつく傾向がある。
【００４３】
くわえて、本発明の第４の実施の形態に係るサイリスタを図面に基づいて説明する。図９は、本発明の第４の実施の形態に係るサイリスタを示す断面図である。図９において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、２２，２３，２４，２５は絶縁体、３１，３２，３３，３４は残余のＮ型導電領域、９１，９２は境界面、１００は半導体基板である。残余のＮ型導電領域３１，３２，３３，３４は、半導体基板１００の端部に、素子間の境界となる溝を形成した際に出来る領域であり、サイリスタの電気的特性には関係しないものである。
【００４４】
本発明の第４の実施の形態に係るサイリスタは、電力用半導体集積回路の一部を形成する場合に有効な構造である。電力用半導体集積回路では、異方性エッチング技術を用いた溝（トレンチ）構造を有するＭＯＳＦＥＴのような半導体素子を形成することがあるが、このような半導体素子等と同一チップ内にサージ防護素子を形成する場合に異方性エッチング技術で形成することが出来る。残余のＮ型導電領域３１，３２，３３，３４は、製造方法によってはＰ型導電領域にもなり得るが、サイリスタの電気的特性には影響しない。図９では、平面的に見て第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２は互い違いになるよう配置したが、本発明の第２の実施の形態に係るサイリスタのように重ねてもよいし、本発明の第３の実施の形態に係るサイリスタの実施例のように重ねなくてもよい。従って、第４の実施の形態に係るサイリスタは、第１の実施の形態に係るサイリスタと原理的には同じである。
【００４５】
また、図９に示される構造において、さらに上面側の溝が第１Ｐ型導電領域１０と第１Ｎ型導電領域２の双方を貫通すると共に、下面側の溝が第２Ｐ型導電領域５と第２Ｎ型導電領域３の双方を貫通するようにしてもよい。溝をこのように形成すると、サイリスタ部分の面積を縮小することが出来るので、集積回路の製造コストを削減することが可能になる。ただし、このように形成する場合、前記した位置に形成する場合よりも溝のマージンが小さくなるので、工程管理の容易性という観点からは、前記した位置に形成する方が有利であると言える。
【００４６】
くわえて、本発明の第５の実施の形態に係るサイリスタを図面に基づいて説明する。図１０は、本発明の第５の実施の形態に係るサイリスタを示す断面図である。図１０において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、２２，２３，２４，２５は絶縁体、３１，３２，３３，３４は残余のＮ型導電領域、４１は第３Ｐ型導電領域、４４は第４Ｐ型導電領域、４２，４３，４５，４６は残余のＰ型導電領域、５６はＰＮＰＮ構造、９３，９４，９５，９６は境界面、１００は半導体基板である。
【００４７】
残余のＮ型導電領域３１，３２，３３，３４は、半導体基板１００の端部に、素子間の境界となる溝を形成した際に出来る残余の領域であり、サイリスタの電気的特性には関係しないものである。また、残余のＰ型導電領域４２，４３，４５，４６も、半導体基板１００の端部に、素子間の境界となる溝を形成した際に出来る残余の領域である。境界面９３は第３Ｐ型導電領域２と半導体基板導電領域１の境界面であり、９４は第４Ｐ型導電領域３と半導体基板導電領域１の境界面である。くわえて、境界面９５は第１Ｎ導電領域２と第３Ｐ型導電領域４１の境界面であり、境界面９６は第２Ｎ導電領域３と第４Ｐ型導電領域４４の境界面である。
【００４８】
本発明の第５の実施の形態に係るサイリスタは、前記した第４の実施の形態に係るサイリスタと比較して、第３Ｐ型導電領域４１及び第４Ｐ型導電領域４４があることが異なる。このことにより、ブレークオーバー電圧を半導体基板導電領域１と無関係に設定することが出来るという利点があり、集積回路の一部として形成する際に有効な構造である。ブレークオーバー電圧が、境界面９５及び境界面９６で決定されるように濃度や深さを設計するため、端部に形成される溝の深さは少なくとも境界面９３及び境界面９４より深い方が望ましい。図１０では、半導体基板１００を平面的に見たときに、第１Ｐ型導電領域８，９，１０と第２Ｐ型導電領域５，１１，１２が互い違いになるよう配置したが、本発明の第２の実施の形態に係るサイリスタのように重ねてもよいし、本発明の第３の実施の形態に係るサイリスタの実施例のように重ねなくてもよい。第５の実施の形態に係るサイリスタの動作は、第１の実施の形態に係るサイリスタと原理的には同じである。
【００４９】
くわえて、本発明の第６の実施の形態に係るサイリスタを図面に基づいて説明する。図１１は、本発明の第６の実施の形態に係るサイリスタを示す断面図である。図１１において、１は半導体基板導電領域、２は第１Ｎ型導電領域、３は第２Ｎ型導電領域、８，９，１０は第１Ｐ型導電領域、５，１１，１２は第２Ｐ型導電領域、６は第１電極、７は第２電極、２２，２３，２４，２５は絶縁体、３１，３２，３３，３４は残余のＮ型導電領域、４１は第３Ｐ型導電領域、４２，４３，４５，４６は残余のＰ型導電領域、４４は第４Ｐ型導電領域、５７はＰＮＰＮ構造、６１，６２，６３は第３Ｎ型導電領域、６４，６５，６６は第４Ｎ型導電領域、７１，７２，７３は第１抵抗体、７４，７５，７６は第２抵抗体、９３，９４，９５，９６は境界面、１００は半導体基板である。
【００５０】
残余のＮ型導電領域３１，３２，３３，３４は、半導体基板１００の端部に、素子間の境界となる溝を形成した際に出来る領域で、サイリスタの電気的特性には関係しないものである。また、残余のＰ型導電領域４２，４３，４５，４６も、半導体基板１００の端部に、素子間の境界となる溝を形成した際に出来る領域である。さらに、境界面９３は第３Ｐ型導電領域２と半導体基板導電領域１の境界面であり、境界面９４は第４Ｐ型導電領域３と半導体基板導電領域１の境界面である。くわえて、境界面９５は第１Ｎ導電領域２と第３Ｐ型導電領域４１の境界面であり、境界面９６は第２Ｎ導電領域３と第４Ｐ型導電領域４４の境界面である。
【００５１】
本発明の第６の実施の形態に係るサイリスタは、前記した第５の実施の形態に係るサイリスタと比較して、第３Ｎ型導電領域６１，６２，６３、第４Ｎ型導電領域６４，６５，６６、第１抵抗体７１，７２，７３、第２抵抗体７４，７５，７６があることが異なる。このことにより、各単位サイリスタが同時に点弧しやすくなるようにすることが出来るという特徴がある。また、集積回路の一部として形成する際に有効な構造であるが、さらに前記した第１乃至第４の実施の形態に係るサイリスタの実施例にも適用出来るという特徴がある。本発明の第６の実施の形態に係るサイリスタの動作は、第５の実施の形態に係るサイリスタと原理的には同じでブレークオーバー電圧を半導体基板導電領域１と無関係にすることが出来る。
【００５２】
なお、以上説明した各実施の形態に係るサイリスタにおいて、第１Ｐ型導電領域８，９，１０及び第２Ｐ型導電領域５，１１，１２を貫通するＮ型の孔状導電領域を形成してもよい。この孔状導電領域は所謂ショートエミッタであるが、本発明はショートエミッタを形成したサイリスタに対しても好ましく適用出来るものである。
【００５３】
【発明の効果】
このように本発明によれば、逆バイアスされる第１の導電領域と第５の導電領域の境界面、或いは第３の導電領域と第５の導電領域の境界面が平面或いはそれに近いため、雪崩降伏或いはパンチスルーが局所的に生じにくくなり電圧がブレークオーバー電圧に達して流れる電流の均一性を、従来技術に係るサイリスタの構造と比較して高めることが出来るようになる。従って、各単位サイリスタに均等に電流が流れ易くなり、すべての単位サイリスタが同時に点弧動作し易くなる。そのため、従来技術に係るサイリスタよりも、サージ電流を全ての単位サイリスタに分流させやくサージ耐量を向上させることが容易になる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係るサイリスタを示す断面図である。
【図２】 従来技術に係るサイリスタを示す断面図である。
【図３】 図２に示したサイリスタの順方向の電気的特性を示すグラフである。
【図４】 複数の単位サイリスタを同時に並列動作させるサイリスタの一例の概略を示す断面図である。
【図５】 図２に示したサイリスタの等価回路図である。
【図６】 本発明の第２の実施の形態に係るサイリスタを示す断面図である。
【図７】 図１に示したサイリスタにおいて導電領域のずれが生じた状態を示す断面図である。
【図８】 本発明の第３の実施の形態に係るサイリスタを示す断面図である。
【図９】 本発明の第４の実施の形態に係るサイリスタを示す断面図である。
【図１０】 本発明の第５の実施の形態に係るサイリスタを示す断面図である。
【図１１】 本発明の第６の実施の形態に係るサイリスタを示す断面図である。
【符号の簡単な説明】
１ 半導体基板導電領域
２ 第１Ｎ型導電領域
３ 第２Ｎ型導電領域
４ 第１Ｐ型導電領域
５ 第２Ｐ型導電領域
６ 第１電極
７ 第２電極
８ 第１Ｐ型導電領域
９ 第１Ｐ型導電領域
１０ 第１Ｐ型導電領域
１１ 第２Ｐ型導電領域
１２ 第２Ｐ型導電領域
１８ 絶縁体
１９ 絶縁体
２０ 絶縁体
２１ 絶縁体
２２ 絶縁体
２３ 絶縁体
２４ 絶縁体
２５ 絶縁体
３１ 残余のＮ型導電領域
３２ 残余のＮ型導電領域
３３ 残余のＮ型導電領域
３４ 残余のＮ型導電領域
４１ 第３Ｐ型導電領域
４２ 残余のＰ型導電領域
４３ 残余のＰ型導電領域
４４ 第４Ｐ型導電領域
４５ 残余のＰ型導電領域
４６ 残余のＰ型導電領域
５１ ＰＮＰＮ構造
５２ ＰＮＰＮ構造
５３ ＰＮＰＮ構造
５４ ＰＮＰＮ構造
５５ ＰＮＰＮ構造
５６ ＰＮＰＮ構造
５７ ＰＮＰＮ構造
６１ 第３Ｎ型導電領域
６２ 第３Ｎ型導電領域
６３ 第３Ｎ型導電領域
６４ 第４Ｎ型導電領域
６５ 第４Ｎ型導電領域
６６ 第４Ｎ型導電領域
７１ 第１抵抗体
７２ 第１抵抗体
７３ 第１抵抗体
７４ 第２抵抗体
７５ 第２抵抗体
７６ 第２抵抗体
９１ 境界面
９２ 境界面
９３ 境界面
９４ 境界面
９５ 境界面
９６ 境界面
１００ 半導体基板
Claims (3)
- 第１導電型の半導体基板の一方の面に露出させて形成してなる該半導体基板とは反対型の第２導電型の第１の導電領域と、
前記一方の面に露出させて形成すると共に前記第１の導電領域内に配列してなるＮ個（Ｎ≧２）の第１導電型の第２の導電領域と、
前記半導体基板の、前記一方の面に背向する他方の面に露出させて形成してなる第２導電型の第３の導電領域と、
前記他方の面に露出させて形成すると共に前記第３の導電領域内に配列してなるＮ個の第１導電型の第４の導電領域とを備えたサイリスタにおいて、
前記第２の導電領域と前記第 4 の導電領域とが前記半導体基板を平面的に見たときに交互に配置されてなり、
前記半導体基板の前記一方の面の縁辺部近傍に前記第１の導電領域を貫通する第１の溝と、
前記半導体基板の前記他方の面の縁辺部近傍に前記第３の導電領域を貫通する第２の溝を形成してなることを特徴とするサイリスタ。 - 前記第２の導電領域と前記第４の導電領域は、前記半導体基板を平面的に見たときに隣接する領域と接するように配置してなることを特徴とする請求項１に記載のサイリスタ。
- 前記第１の溝は、前記半導体基板の前記一方の面の一方の縁辺部近傍に前記第１の導電領域を貫通する第３の溝として形成してなり、
更に、前記半導体基板の前記一方の面の他方の縁辺部に最も近い位置にある前記第２の導電領域と前記第１の導電領域を貫通する第４の溝として形成してなり、
前記第２の溝は、前記半導体基板の前記他方の面の一方の縁辺部近傍に前記第３の導電領域を貫通する第５の溝として形成してなり、
更に、前記半導体基板の前記他方の面の他方の縁辺部に最も近い位置にある前記第４の導電領域と前記第３の導電領域を貫通する第６の溝として形成してなることを特徴とする請求項１または請求項２のいずれか１項に記載のサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002086989A JP3998498B2 (ja) | 2002-03-26 | 2002-03-26 | サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002086989A JP3998498B2 (ja) | 2002-03-26 | 2002-03-26 | サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003282890A JP2003282890A (ja) | 2003-10-03 |
| JP3998498B2 true JP3998498B2 (ja) | 2007-10-24 |
Family
ID=29233390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002086989A Expired - Fee Related JP3998498B2 (ja) | 2002-03-26 | 2002-03-26 | サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3998498B2 (ja) |
-
2002
- 2002-03-26 JP JP2002086989A patent/JP3998498B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003282890A (ja) | 2003-10-03 |
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|
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|
| A131 | Notification of reasons for refusal |
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