JP2004140158A - 静電サージ保護用ダイオード - Google Patents
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Abstract
【課題】静電サージ保護用ダイオードのブレークダウン電圧を低電圧化してもリーク電流が増加しない静電サージ保護用ダイオードを提供する。
【解決手段】ｎ型のシリコン基板１１の一主面にｐ型のガードリング領域１２が形成されている。ガードリング領域１２に取囲まれたシリコン基板１１の表面にＵ字型断面形状で略方形平面形状の複数の溝１７が千鳥に配置されており、ガードリング領域１２に取囲まれたその溝１７を含むシリコン基板１１の表面層とガードリング領域１２内周側の表面層にｐ型ベース領域１３が形成されている。ベース領域１３とシリコン基板１１とによるＰＮ接合Ｊ２は、溝１７の底部で深く、溝１７間で浅くなっている。ベース領域１３の表面と溝１７の内部にポリシリコン膜１８が設けられ、さらに、その上にＡ端子に接続される金属、例えば、アルミニウムやその合金からなるアノード電極１５が電気的接触して設けられている。
【選択図】 図１
【解決手段】ｎ型のシリコン基板１１の一主面にｐ型のガードリング領域１２が形成されている。ガードリング領域１２に取囲まれたシリコン基板１１の表面にＵ字型断面形状で略方形平面形状の複数の溝１７が千鳥に配置されており、ガードリング領域１２に取囲まれたその溝１７を含むシリコン基板１１の表面層とガードリング領域１２内周側の表面層にｐ型ベース領域１３が形成されている。ベース領域１３とシリコン基板１１とによるＰＮ接合Ｊ２は、溝１７の底部で深く、溝１７間で浅くなっている。ベース領域１３の表面と溝１７の内部にポリシリコン膜１８が設けられ、さらに、その上にＡ端子に接続される金属、例えば、アルミニウムやその合金からなるアノード電極１５が電気的接触して設けられている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：以下、ＥＳＤと記す）から半導体装置を保護する静電サージ保護用ダイオードに関する。
【０００２】
【従来の技術】
ＥＳＤは、半導体装置の破壊や損傷を引き起こし、半導体装置の信頼性を左右する重要な要因である。従来、ＥＳＤから半導体装置を保護するために、例えば、図３に示すように、半導体装置１００の入力側に静電サージ保護用ダイオードとして所定電圧以上で動作するように設計された定電圧ダイオード（ツェナーダイオード）２００を設ける方法が知られている。この静電サージ保護用ダイオードとして用いられる定電圧ダイオード２００自体のＥＳＤ耐量を向上させる必要があり、本出願人は、ＥＳＤ耐量を向上させた定電圧ダイオードを出願している（特許文献１を参照。）。
【０００３】
以下、特許文献１に記載の定電圧ダイオードについて、図４（ａ），（ｂ）を参照して説明する。ｎ型のシリコン基板１の一主面（表面）の表面層にｐ型のガードリング領域２が形成されている。ガードリング領域２に取囲まれたシリコン基板１の表面にＵ字型断面形状で平面パターンがリング状の溝７が形成されており、ガードリング領域２に取囲まれたその溝７を含むシリコン基板１の表面層とガードリング領域２内周側の表面層にｐ型ベース領域３が形成されている。ベース領域３とシリコン基板１とによるＰＮ接合Ｊ１は、シリコン基板１の主面に平行なＰＮ接合面Ｊ１ａと、溝７の断面形状と略相似なＰＮ接合面Ｊ１ｂとを有している。シリコン基板１の表面には、ガードリング領域２外周側の表面からチップ外周に向かってフィールド酸化膜（シリコン酸化膜）４が形成されている。そして、フィールド酸化膜４の開口からベース領域３の表面にＡ端子に接続される金属からなるアノード電極５が電気的接触して設けられている。また、シリコン基板１の他主面（裏面）にＫ端子に接続される金属からなるカソード電極６が電気的接触して設けられている。この定電圧ダイオードでは、溝の断面形状と略相似な接合面を有するため、通常のフラットな接合面に比べてＰＮ接合面積が大きくなり、チップ面積を大きくせずにＥＳＤ耐量を向上させることができ、また、ＥＳＤ耐量を下げずにチップ面積を小さくすることができるという特徴がある。
【０００４】
【特許文献１】
特願２００２−０４７３１５号
【０００５】
【発明が解決しようとする課題】
ところで、図３において、半導体装置１００が低電圧入力で用いられる設計では、静電サージ保護用ダイオードとして用いられる定電圧ダイオード２００のブレークダウン電圧も低く設計する必要があり、図４に示す定電圧ダイオードにおいて、ベース領域３の拡散深さも浅く設計する必要がある。しかし、ベース領域３の拡散深さを浅くしていくと、アノード電極５とＰＮ接合Ｊ１との間隔が狭くなり、アノード電極５として、例えば、アルミニウムやその合金からなる膜を用いると、ＰＮ接合Ｊ１がアルミニウムとシリコンとが反応して発生するアロイスパイク現象の影響を受け易くなり、ＰＮ接合Ｊ１でのリーク電流が増加する虞があるという問題がある。
本発明は、上記問題点に鑑みてなされたもので、静電サージ保護用ダイオードのブレークダウン電圧を低電圧化してもリーク電流が増加しない静電サージ保護用ダイオードを提供することにある。
【０００６】
【課題を解決するための手段】
本発明の静電サージ保護用ダイオードは、一導電型半導体基板と、この半導体基板の一主面と一主面に形成した複数の溝とを介して形成した他導電型ベース領域と、前記溝の内部を含むベース領域表面に積層したポリシリコン膜と、このポリシリコン膜を介して前記ベース領域に電気的接触させた一電極と、半導体基板の他主面に電気的接触させた他電極とを有する。
【０００７】
【発明の実施の形態】
以下に、本発明の一実施例の定電圧ダイオードについて、図１（ａ），（ｂ）を参照して説明する。一導電型として、例えば、ｎ型のシリコン基板１１の一主面（表面）の表面層に他導電型であるｐ型のガードリング領域１２が形成されている。ガードリング領域１２に取囲まれたシリコン基板１１の表面にＵ字型断面形状で略方形平面形状の複数の溝１７が千鳥に配置されており、ガードリング領域１２に取囲まれたその溝１７を含むシリコン基板１１の表面層とガードリング領域１２内周側の表面層にｐ型ベース領域１３が形成されている。ベース領域１３とシリコン基板１１とによるＰＮ接合Ｊ２は、溝１７の底部で深く、溝１７間で浅くなっている。シリコン基板１１の表面には、ガードリング領域１２外周側の表面からチップ外周に向かってフィールド酸化膜（シリコン酸化膜）１４が形成されている。そして、フィールド酸化膜１４の開口からベース領域１３の表面と溝１７の内部にポリシリコン膜１８が設けられ、さらに、その上にＡ端子に接続される金属、例えば、アルミニウムやその合金からなるアノード電極１５が電気的接触して設けられている。また、シリコン基板１１の他主面（裏面）にＫ端子に接続される金属、例えば、Ｔｉ／Ａｕ／Ｓｂ／Ａｕ合金またはＴｉ／Ｎｉ／Ａｇ合金、等からなるカソード電極１６が電気的接触して設けられている。
【０００８】
上記構成によれば、ベース領域１３とアノード電極１５との間にポリシリコン膜１８を介在させているため、ポリシリコン膜１８によるバリアメタル効果により、アルミニウムによるアロイスパイク現象が発生する虞がなくなり、ＰＮ接合でのリーク電流を抑制することができる。
【０００９】
次に、上記構成の定電圧ダイオードの製造方法について、図２（ａ）〜（ｃ）および図１を参照して説明する。先ず、第１工程は、この工程の完了後を図２（ａ）に示すように、ｎ型シリコン基板１１のベース領域１３となる領域表面の所定位置を選択的にエッチングしてＵ字型溝１７を形成する。Ｕ字型溝１７は、例えば、溝深さを１μｍねらい、溝幅をマスクパターン上で、１．０μｍ、および溝間隔を２．５μｍにして形成される。その後、ｎ型シリコン基板１１のｐ型ガードリング領域１２となる領域表面の所定位置に選択的にイオン注入法によりホウ素を、例えば、５×１０１５ｃｍ−２程度のドーズ量で注入し、熱拡散および熱酸化して、例えば、拡散深さが２．５μｍ程度のｐ型ガードリング領域１２を形成するとともに、ベース領域１３となる領域上に開口を有するフィールド酸化膜（シリコン酸化膜）１４を、例えば、膜厚７０００Å程度に形成する。
【００１０】
次に、第２工程は、この工程の完了後を図２（ｂ）に示すように、第１工程完了後、フィールド酸化膜１４の開口からイオン注入法により溝１７を含むシリコン基板１１の表面層とガードリング領域１２内周側の表面層にホウ素を、例えば、５×１０１５ｃｍ−２程度のドーズ量でイオン注入し、シリコン基板１１の表面および溝１７の内面から例えば、０．７μｍの拡散深さに熱拡散して、シリコン基板１１の表面からの拡散深さが溝１７の底部で深く、溝１７間で浅いｐ型べース領域１３を形成する。
【００１１】
次に、第３工程は、この工程の完了後を図２（ｃ）に示すように、第２工程完了後、ＬＰＣＶＤ法により、例えば、膜厚１μｍ程度のポリシリコン膜１８をシリコン基板１１の表面から積層させ、溝１７にも埋め込む。その後、ポリシリコン膜１８にホウ素をドープし、その後、ポリシリコン膜１８を選択的にドライエッチ法により溝１７を含むべース領域１３表面に残す。
【００１２】
次に、第４工程は、この工程の完了後を図１に示すように、第３工程完了後、シリコン基板１１の表面を金属膜、例えば、アルミニウムやその合金からなる膜で被覆し、レジストパターンをマスクに不要部分をエッチングにより除去して、アノード電極１５を形成し、さらに、シリコン基板１１の裏面を金属膜、例えば、Ｔｉ／Ａｕ／Ｓｂ／Ａｕ合金膜またはＴｉ／Ｎｉ／Ａｇ合金膜、等で被覆し、カソード電極１６を形成する。
【００１３】
尚、上記実施例では、一導電型としてｎ型、他導電型としてｐ型で説明したが、一導電型としてｐ型、他導電型としてｎ型であってもよい。この場合、アノード電極とカソード電極は逆となり、ポリシリコン膜には、リンをドープする。また、溝１７を千鳥に配置したが、これに限定させず、他の配置パターンであってもよい。
【００１４】
【発明の効果】
本発明の静電サージ保護用ダイオードによれば、ベース領域と一電極との間にポリシリコン膜を介在させているためアルミニウムによるアロイスパイク現象を防止でき、ブレークダウン電圧を低圧化してもＰＮ接合でのリーク電流を抑制することができる。
【図面の簡単な説明】
【図１】（ａ） 本発明の一実施例の定電圧ダイオードの基板表面パターンを示す概略平面図。
（ｂ） 図１（ａ）に示す定電圧ダイオードのＡ−Ａ’概略断面図。
【図２】図１に示す定電圧ダイオードの製造工程を示す要部断面図。
【図３】静電サージ保護用ダイオードとして定電圧ダイオードを用いた回路図。
【図４】（ａ）従来の定電圧ダイオードの基板表面パターンを示す概略平面図。
（ｂ）図４（ａ）に示す定電圧ダイオードのＢ−Ｂ’概略断面図。
【符号の説明】
１１ ｎ型シリコン基板
１２ ｐ型ガードリング領域
１３ ｐ型ベース領域
１４ フィールド酸化膜（シリコン酸化膜）
１５ アノード電極
１６ カソード電極
１７ 溝
１８ ポリシリコン膜
Ｊ２ ＰＮ接合
【発明の属する技術分野】
本発明は、静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：以下、ＥＳＤと記す）から半導体装置を保護する静電サージ保護用ダイオードに関する。
【０００２】
【従来の技術】
ＥＳＤは、半導体装置の破壊や損傷を引き起こし、半導体装置の信頼性を左右する重要な要因である。従来、ＥＳＤから半導体装置を保護するために、例えば、図３に示すように、半導体装置１００の入力側に静電サージ保護用ダイオードとして所定電圧以上で動作するように設計された定電圧ダイオード（ツェナーダイオード）２００を設ける方法が知られている。この静電サージ保護用ダイオードとして用いられる定電圧ダイオード２００自体のＥＳＤ耐量を向上させる必要があり、本出願人は、ＥＳＤ耐量を向上させた定電圧ダイオードを出願している（特許文献１を参照。）。
【０００３】
以下、特許文献１に記載の定電圧ダイオードについて、図４（ａ），（ｂ）を参照して説明する。ｎ型のシリコン基板１の一主面（表面）の表面層にｐ型のガードリング領域２が形成されている。ガードリング領域２に取囲まれたシリコン基板１の表面にＵ字型断面形状で平面パターンがリング状の溝７が形成されており、ガードリング領域２に取囲まれたその溝７を含むシリコン基板１の表面層とガードリング領域２内周側の表面層にｐ型ベース領域３が形成されている。ベース領域３とシリコン基板１とによるＰＮ接合Ｊ１は、シリコン基板１の主面に平行なＰＮ接合面Ｊ１ａと、溝７の断面形状と略相似なＰＮ接合面Ｊ１ｂとを有している。シリコン基板１の表面には、ガードリング領域２外周側の表面からチップ外周に向かってフィールド酸化膜（シリコン酸化膜）４が形成されている。そして、フィールド酸化膜４の開口からベース領域３の表面にＡ端子に接続される金属からなるアノード電極５が電気的接触して設けられている。また、シリコン基板１の他主面（裏面）にＫ端子に接続される金属からなるカソード電極６が電気的接触して設けられている。この定電圧ダイオードでは、溝の断面形状と略相似な接合面を有するため、通常のフラットな接合面に比べてＰＮ接合面積が大きくなり、チップ面積を大きくせずにＥＳＤ耐量を向上させることができ、また、ＥＳＤ耐量を下げずにチップ面積を小さくすることができるという特徴がある。
【０００４】
【特許文献１】
特願２００２−０４７３１５号
【０００５】
【発明が解決しようとする課題】
ところで、図３において、半導体装置１００が低電圧入力で用いられる設計では、静電サージ保護用ダイオードとして用いられる定電圧ダイオード２００のブレークダウン電圧も低く設計する必要があり、図４に示す定電圧ダイオードにおいて、ベース領域３の拡散深さも浅く設計する必要がある。しかし、ベース領域３の拡散深さを浅くしていくと、アノード電極５とＰＮ接合Ｊ１との間隔が狭くなり、アノード電極５として、例えば、アルミニウムやその合金からなる膜を用いると、ＰＮ接合Ｊ１がアルミニウムとシリコンとが反応して発生するアロイスパイク現象の影響を受け易くなり、ＰＮ接合Ｊ１でのリーク電流が増加する虞があるという問題がある。
本発明は、上記問題点に鑑みてなされたもので、静電サージ保護用ダイオードのブレークダウン電圧を低電圧化してもリーク電流が増加しない静電サージ保護用ダイオードを提供することにある。
【０００６】
【課題を解決するための手段】
本発明の静電サージ保護用ダイオードは、一導電型半導体基板と、この半導体基板の一主面と一主面に形成した複数の溝とを介して形成した他導電型ベース領域と、前記溝の内部を含むベース領域表面に積層したポリシリコン膜と、このポリシリコン膜を介して前記ベース領域に電気的接触させた一電極と、半導体基板の他主面に電気的接触させた他電極とを有する。
【０００７】
【発明の実施の形態】
以下に、本発明の一実施例の定電圧ダイオードについて、図１（ａ），（ｂ）を参照して説明する。一導電型として、例えば、ｎ型のシリコン基板１１の一主面（表面）の表面層に他導電型であるｐ型のガードリング領域１２が形成されている。ガードリング領域１２に取囲まれたシリコン基板１１の表面にＵ字型断面形状で略方形平面形状の複数の溝１７が千鳥に配置されており、ガードリング領域１２に取囲まれたその溝１７を含むシリコン基板１１の表面層とガードリング領域１２内周側の表面層にｐ型ベース領域１３が形成されている。ベース領域１３とシリコン基板１１とによるＰＮ接合Ｊ２は、溝１７の底部で深く、溝１７間で浅くなっている。シリコン基板１１の表面には、ガードリング領域１２外周側の表面からチップ外周に向かってフィールド酸化膜（シリコン酸化膜）１４が形成されている。そして、フィールド酸化膜１４の開口からベース領域１３の表面と溝１７の内部にポリシリコン膜１８が設けられ、さらに、その上にＡ端子に接続される金属、例えば、アルミニウムやその合金からなるアノード電極１５が電気的接触して設けられている。また、シリコン基板１１の他主面（裏面）にＫ端子に接続される金属、例えば、Ｔｉ／Ａｕ／Ｓｂ／Ａｕ合金またはＴｉ／Ｎｉ／Ａｇ合金、等からなるカソード電極１６が電気的接触して設けられている。
【０００８】
上記構成によれば、ベース領域１３とアノード電極１５との間にポリシリコン膜１８を介在させているため、ポリシリコン膜１８によるバリアメタル効果により、アルミニウムによるアロイスパイク現象が発生する虞がなくなり、ＰＮ接合でのリーク電流を抑制することができる。
【０００９】
次に、上記構成の定電圧ダイオードの製造方法について、図２（ａ）〜（ｃ）および図１を参照して説明する。先ず、第１工程は、この工程の完了後を図２（ａ）に示すように、ｎ型シリコン基板１１のベース領域１３となる領域表面の所定位置を選択的にエッチングしてＵ字型溝１７を形成する。Ｕ字型溝１７は、例えば、溝深さを１μｍねらい、溝幅をマスクパターン上で、１．０μｍ、および溝間隔を２．５μｍにして形成される。その後、ｎ型シリコン基板１１のｐ型ガードリング領域１２となる領域表面の所定位置に選択的にイオン注入法によりホウ素を、例えば、５×１０１５ｃｍ−２程度のドーズ量で注入し、熱拡散および熱酸化して、例えば、拡散深さが２．５μｍ程度のｐ型ガードリング領域１２を形成するとともに、ベース領域１３となる領域上に開口を有するフィールド酸化膜（シリコン酸化膜）１４を、例えば、膜厚７０００Å程度に形成する。
【００１０】
次に、第２工程は、この工程の完了後を図２（ｂ）に示すように、第１工程完了後、フィールド酸化膜１４の開口からイオン注入法により溝１７を含むシリコン基板１１の表面層とガードリング領域１２内周側の表面層にホウ素を、例えば、５×１０１５ｃｍ−２程度のドーズ量でイオン注入し、シリコン基板１１の表面および溝１７の内面から例えば、０．７μｍの拡散深さに熱拡散して、シリコン基板１１の表面からの拡散深さが溝１７の底部で深く、溝１７間で浅いｐ型べース領域１３を形成する。
【００１１】
次に、第３工程は、この工程の完了後を図２（ｃ）に示すように、第２工程完了後、ＬＰＣＶＤ法により、例えば、膜厚１μｍ程度のポリシリコン膜１８をシリコン基板１１の表面から積層させ、溝１７にも埋め込む。その後、ポリシリコン膜１８にホウ素をドープし、その後、ポリシリコン膜１８を選択的にドライエッチ法により溝１７を含むべース領域１３表面に残す。
【００１２】
次に、第４工程は、この工程の完了後を図１に示すように、第３工程完了後、シリコン基板１１の表面を金属膜、例えば、アルミニウムやその合金からなる膜で被覆し、レジストパターンをマスクに不要部分をエッチングにより除去して、アノード電極１５を形成し、さらに、シリコン基板１１の裏面を金属膜、例えば、Ｔｉ／Ａｕ／Ｓｂ／Ａｕ合金膜またはＴｉ／Ｎｉ／Ａｇ合金膜、等で被覆し、カソード電極１６を形成する。
【００１３】
尚、上記実施例では、一導電型としてｎ型、他導電型としてｐ型で説明したが、一導電型としてｐ型、他導電型としてｎ型であってもよい。この場合、アノード電極とカソード電極は逆となり、ポリシリコン膜には、リンをドープする。また、溝１７を千鳥に配置したが、これに限定させず、他の配置パターンであってもよい。
【００１４】
【発明の効果】
本発明の静電サージ保護用ダイオードによれば、ベース領域と一電極との間にポリシリコン膜を介在させているためアルミニウムによるアロイスパイク現象を防止でき、ブレークダウン電圧を低圧化してもＰＮ接合でのリーク電流を抑制することができる。
【図面の簡単な説明】
【図１】（ａ） 本発明の一実施例の定電圧ダイオードの基板表面パターンを示す概略平面図。
（ｂ） 図１（ａ）に示す定電圧ダイオードのＡ−Ａ’概略断面図。
【図２】図１に示す定電圧ダイオードの製造工程を示す要部断面図。
【図３】静電サージ保護用ダイオードとして定電圧ダイオードを用いた回路図。
【図４】（ａ）従来の定電圧ダイオードの基板表面パターンを示す概略平面図。
（ｂ）図４（ａ）に示す定電圧ダイオードのＢ−Ｂ’概略断面図。
【符号の説明】
１１ ｎ型シリコン基板
１２ ｐ型ガードリング領域
１３ ｐ型ベース領域
１４ フィールド酸化膜（シリコン酸化膜）
１５ アノード電極
１６ カソード電極
１７ 溝
１８ ポリシリコン膜
Ｊ２ ＰＮ接合
Claims (1)
- 一導電型半導体基板と、この半導体基板の一主面と一主面に形成した複数の溝とを介して形成した他導電型ベース領域と、前記溝の内部を含むベース領域表面に積層したポリシリコン膜と、このポリシリコン膜を介して前記ベース領域に電気的接触させた一電極と、半導体基板の他主面に電気的接触させた他電極とを有する静電サージ保護用ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002302997A JP2004140158A (ja) | 2002-10-17 | 2002-10-17 | 静電サージ保護用ダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002302997A JP2004140158A (ja) | 2002-10-17 | 2002-10-17 | 静電サージ保護用ダイオード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004140158A true JP2004140158A (ja) | 2004-05-13 |
Family
ID=32450908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002302997A Pending JP2004140158A (ja) | 2002-10-17 | 2002-10-17 | 静電サージ保護用ダイオード |
Country Status (1)
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|---|---|
| JP (1) | JP2004140158A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013129A (ja) * | 2004-06-25 | 2006-01-12 | Nec Electronics Corp | 半導体装置 |
| JP2007059800A (ja) * | 2005-08-26 | 2007-03-08 | Fuji Electric Device Technology Co Ltd | 縦型ツェナーダイオードの製造方法および縦型ツェナーダイオード |
| JP2007134384A (ja) * | 2005-11-08 | 2007-05-31 | Renesas Technology Corp | 定電圧ダイオード |
| CN113990925A (zh) * | 2021-10-26 | 2022-01-28 | 电子科技大学 | 一种提高耐压设计精度的暂态抑制二极管结构 |
-
2002
- 2002-10-17 JP JP2002302997A patent/JP2004140158A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013129A (ja) * | 2004-06-25 | 2006-01-12 | Nec Electronics Corp | 半導体装置 |
| JP2007059800A (ja) * | 2005-08-26 | 2007-03-08 | Fuji Electric Device Technology Co Ltd | 縦型ツェナーダイオードの製造方法および縦型ツェナーダイオード |
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| CN113990925A (zh) * | 2021-10-26 | 2022-01-28 | 电子科技大学 | 一种提高耐压设计精度的暂态抑制二极管结构 |
| CN113990925B (zh) * | 2021-10-26 | 2023-11-24 | 电子科技大学 | 一种提高耐压设计精度的暂态抑制二极管结构 |
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