JPH06291322A - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
- Publication number
- JPH06291322A JPH06291322A JP5075918A JP7591893A JPH06291322A JP H06291322 A JPH06291322 A JP H06291322A JP 5075918 A JP5075918 A JP 5075918A JP 7591893 A JP7591893 A JP 7591893A JP H06291322 A JPH06291322 A JP H06291322A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- guard ring
- base region
- conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims description 8
- 238000009792 diffusion process Methods 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910005544 NiAg Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】逆方向耐圧を低下させずにオン抵抗を低減す
る。 【構成】逆方向耐圧を決定する外周ガードリング７のジ
ャンクション深さに対して素子部のベース領域３及びそ
の周囲に設けたＰ型拡散領域１０のジャンクション深さ
をガードリング７のジャンクション深さよりも浅く形成
する。
る。 【構成】逆方向耐圧を決定する外周ガードリング７のジ
ャンクション深さに対して素子部のベース領域３及びそ
の周囲に設けたＰ型拡散領域１０のジャンクション深さ
をガードリング７のジャンクション深さよりも浅く形成
する。
Description
【０００１】
【産業上の利用分野】本発明は縦型電界効果トランジス
タに関する。
タに関する。
【０００２】
【従来の技術】従来の縦型電界効果トランジスタ（以下
縦型ＭＯＳＦＥＴと記す）は、図３及び図４（ａ）に示
すように、Ｎ+ 型シリコン基板１の上に形成したＮ- 型
エピタキシャル層２の表面に行列状又は蜂の単状に配列
して設けたＰ型のベース領域３と、ベース領域３内に環
状に設けたＮ+ 型のソース領域４と、このソース領域４
及びソース領域４の外周のベース領域３を含む表面にゲ
ート絶縁膜を介して設けた多結晶シリコン膜からなるゲ
ート電極５と、ゲート電極５を被覆する絶縁膜９の上に
設けて各ベース領域３のソース領域４を共通に接続する
アルミニウム膜等からなるソース電極６とを備えて素子
領域を構成し、この素子領域の外周に設けてソース電極
６と電気的に接続したＰ型拡散領域１０ａとＰ型拡散領
域１０ａの外周に設けたＰ型のガードリング７とガード
リング７の外周のチップ周縁部に設けたＮ+ 型拡散領域
１２及びＦＬＲ（フィールド・リミッティング・リン
グ）１１と、Ｎ+ 型シリコン基板１の裏面に設けたＣｒ
ＮｉＡｇ又はＴｉＡｇなどからなるドレイン電極８とを
備えており、チップ全体の大きさは通常０．５ｍｍ×
０．５ｍｍ〜１０ｍｍ×１０ｍｍ程度である。
縦型ＭＯＳＦＥＴと記す）は、図３及び図４（ａ）に示
すように、Ｎ+ 型シリコン基板１の上に形成したＮ- 型
エピタキシャル層２の表面に行列状又は蜂の単状に配列
して設けたＰ型のベース領域３と、ベース領域３内に環
状に設けたＮ+ 型のソース領域４と、このソース領域４
及びソース領域４の外周のベース領域３を含む表面にゲ
ート絶縁膜を介して設けた多結晶シリコン膜からなるゲ
ート電極５と、ゲート電極５を被覆する絶縁膜９の上に
設けて各ベース領域３のソース領域４を共通に接続する
アルミニウム膜等からなるソース電極６とを備えて素子
領域を構成し、この素子領域の外周に設けてソース電極
６と電気的に接続したＰ型拡散領域１０ａとＰ型拡散領
域１０ａの外周に設けたＰ型のガードリング７とガード
リング７の外周のチップ周縁部に設けたＮ+ 型拡散領域
１２及びＦＬＲ（フィールド・リミッティング・リン
グ）１１と、Ｎ+ 型シリコン基板１の裏面に設けたＣｒ
ＮｉＡｇ又はＴｉＡｇなどからなるドレイン電極８とを
備えており、チップ全体の大きさは通常０．５ｍｍ×
０．５ｍｍ〜１０ｍｍ×１０ｍｍ程度である。
【０００３】ここで、Ｎ+ 型シリコン基板１はオン抵抗
低減のため、通常、抵抗率を２０〜１０００Ω・ｃｍ程
度としており、Ｎ- 型エピタキシャル層２は要求される
逆方向耐圧により、その抵抗率及び層の厚さが設定され
る。また、ガードリング７を形成する際に素子領域のベ
ース領域３の下部のＰ型ウェル１６と、Ｐ型拡散領域１
０ａが同時に形成され、Ｐ型拡散領域１０ａはトランジ
スタがオン状態からオフ状態に変ったときの転送ｄｖ／
ｄｔ耐圧を改善させるためにソース電極６の同電位に設
定される。
低減のため、通常、抵抗率を２０〜１０００Ω・ｃｍ程
度としており、Ｎ- 型エピタキシャル層２は要求される
逆方向耐圧により、その抵抗率及び層の厚さが設定され
る。また、ガードリング７を形成する際に素子領域のベ
ース領域３の下部のＰ型ウェル１６と、Ｐ型拡散領域１
０ａが同時に形成され、Ｐ型拡散領域１０ａはトランジ
スタがオン状態からオフ状態に変ったときの転送ｄｖ／
ｄｔ耐圧を改善させるためにソース電極６の同電位に設
定される。
【０００４】Ｐ型ベース領域３はオン抵抗を低減させる
ために各セルを微細化して高密度に配置する必要があ
り、ジャンクションを深くすることは避けた方がよい。
例えば、４００Ｖ定格の縦型ＭＯＳＦＥＴでは、Ｎ- 型
エピタキシャル層２の抵抗率が１０〜１５Ω・ｃｍ程度
で層の厚さが４０μｍ程度である。ガードリング７，Ｐ
型拡散領域１０ａ，Ｐ型ウェル１６の各ジャンクション
深さは６〜１０μｍ，ベース領域３のジャンクション深
さは２〜５μｍ，ソース領域４のジャンクション深さは
０．５〜２μｍ程度である。
ために各セルを微細化して高密度に配置する必要があ
り、ジャンクションを深くすることは避けた方がよい。
例えば、４００Ｖ定格の縦型ＭＯＳＦＥＴでは、Ｎ- 型
エピタキシャル層２の抵抗率が１０〜１５Ω・ｃｍ程度
で層の厚さが４０μｍ程度である。ガードリング７，Ｐ
型拡散領域１０ａ，Ｐ型ウェル１６の各ジャンクション
深さは６〜１０μｍ，ベース領域３のジャンクション深
さは２〜５μｍ，ソース領域４のジャンクション深さは
０．５〜２μｍ程度である。
【０００５】ゲート電極５は多結晶シリコン膜の代りに
Ｗ又はＭｏ等の高融点金属膜を使用しても良く、絶縁膜
９は酸化シリコン膜，窒化シリコン膜，ＰＳＧ膜等が使
用される。
Ｗ又はＭｏ等の高融点金属膜を使用しても良く、絶縁膜
９は酸化シリコン膜，窒化シリコン膜，ＰＳＧ膜等が使
用される。
【０００６】Ｎ+ 型拡散領域１２はＮ- 型エピタキシャ
ル層２が高抵抗であり、表面固定電荷やＮａ等の電荷に
よってＰ型に反転する等の影響を受けやすいために高不
純物濃度にして電気的特性を安定させる。ＦＬＲ１１は
ソース電極６とドレイン電極８間に印加された逆方向電
圧によりＮ- 型エピタキシャル層２内に空乏領域１３が
拡がってきたときに、表面固定電荷やＮａ等の電荷によ
って影響を受け易いＮ- 型エピタキシャル層２の表面に
空乏領域１３が拡がり過ぎてリーク電流が増加するのを
防止するためのもので、ドレイン電位に保たれる。
ル層２が高抵抗であり、表面固定電荷やＮａ等の電荷に
よってＰ型に反転する等の影響を受けやすいために高不
純物濃度にして電気的特性を安定させる。ＦＬＲ１１は
ソース電極６とドレイン電極８間に印加された逆方向電
圧によりＮ- 型エピタキシャル層２内に空乏領域１３が
拡がってきたときに、表面固定電荷やＮａ等の電荷によ
って影響を受け易いＮ- 型エピタキシャル層２の表面に
空乏領域１３が拡がり過ぎてリーク電流が増加するのを
防止するためのもので、ドレイン電位に保たれる。
【０００７】このように、素子領域のベース領域３にＰ
型ウェル１６を形成した例として、特開昭５５−５３４
６２号公報や特開昭５８−１７６７６号公報が知られて
いる。
型ウェル１６を形成した例として、特開昭５５−５３４
６２号公報や特開昭５８−１７６７６号公報が知られて
いる。
【０００８】このような構成の縦型ＭＯＳＦＥＴに順方
向の電流を流した場合には、図４（ｂ）に示すように、
ドレイン電極８からソース電極６に流れるエレクトロン
の一部がＰ型ウェル１６に遮られて制約を受け、オン抵
抗が低減できなかった。
向の電流を流した場合には、図４（ｂ）に示すように、
ドレイン電極８からソース電極６に流れるエレクトロン
の一部がＰ型ウェル１６に遮られて制約を受け、オン抵
抗が低減できなかった。
【０００９】
【発明が解決しようとする課題】この従来の縦型電界効
果トランジスタでは、ドレイン電極とソース電極間に順
方向に電流を流した場合、エレクトロンの一部がＰ型ウ
ェルにさえぎられるため、逆方向耐圧定格を満足させつ
つ、さらにオン抵抗を低減することが困難であるという
問題があった。
果トランジスタでは、ドレイン電極とソース電極間に順
方向に電流を流した場合、エレクトロンの一部がＰ型ウ
ェルにさえぎられるため、逆方向耐圧定格を満足させつ
つ、さらにオン抵抗を低減することが困難であるという
問題があった。
【００１０】
【課題を解決するための手段】本発明の縦型電界効果ト
ランジスタは、高不純物濃度の一導電型半導体基板上に
設けた低不純物濃度の一導電型半導体層と、前記一導電
型半導体層の表面に設けた逆導電型のベース領域と、前
記ベース領域内に設けた一導電型のソース領域と、前記
ベース領域を含む素子領域の外周を取囲んで前記一導電
型半導体層の表面に設け且つ前記ソース領域と電気的に
接続した前記ベース領域と同等の拡散深さを有する逆導
電型拡散層と、前記逆導電型拡散層の外周を取囲んで前
記一導電型半導体層の表面に設け且つ前記ベース領域よ
りも深い拡散深さを有する逆導電型のガードリングとを
有する。
ランジスタは、高不純物濃度の一導電型半導体基板上に
設けた低不純物濃度の一導電型半導体層と、前記一導電
型半導体層の表面に設けた逆導電型のベース領域と、前
記ベース領域内に設けた一導電型のソース領域と、前記
ベース領域を含む素子領域の外周を取囲んで前記一導電
型半導体層の表面に設け且つ前記ソース領域と電気的に
接続した前記ベース領域と同等の拡散深さを有する逆導
電型拡散層と、前記逆導電型拡散層の外周を取囲んで前
記一導電型半導体層の表面に設け且つ前記ベース領域よ
りも深い拡散深さを有する逆導電型のガードリングとを
有する。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１（ａ），（ｂ）は本発明の第１の実施
例を説明するための模式的断面図である。
例を説明するための模式的断面図である。
【００１３】図１（ａ）に示すように、Ｎ+ 型シリコン
基板１の上に設けたＮ- 型エピタキシャル層２の表面に
配列して設けたＰ型のベース領域３と、ベース領域３内
に設けたＮ+ 型のソース領域４と、このソース領域４及
びソース領域４の外周のベース領域３を含む表面にゲー
ト絶縁膜を介して設けたゲート電極５と、ゲート電極５
を被覆する絶縁膜９の上に各ソース領域４と共通に接続
するソース電極６とを有して素子領域が構成され、この
素子領域の外周にソース電極６と電気的に接続したＰ型
拡散領域１０と、Ｐ型拡散領域１０の外周に設けたＰ型
のガードリング７と、ガードリング７の外周のチップ周
縁部に設けたＮ+ 型拡散領域１２及びＦＬＲ１１と、Ｎ
+ 型シリコン基板１の裏面に設けたドレイン電極８とを
備えて縦型ＭＯＳＦＥＴが構成されている。
基板１の上に設けたＮ- 型エピタキシャル層２の表面に
配列して設けたＰ型のベース領域３と、ベース領域３内
に設けたＮ+ 型のソース領域４と、このソース領域４及
びソース領域４の外周のベース領域３を含む表面にゲー
ト絶縁膜を介して設けたゲート電極５と、ゲート電極５
を被覆する絶縁膜９の上に各ソース領域４と共通に接続
するソース電極６とを有して素子領域が構成され、この
素子領域の外周にソース電極６と電気的に接続したＰ型
拡散領域１０と、Ｐ型拡散領域１０の外周に設けたＰ型
のガードリング７と、ガードリング７の外周のチップ周
縁部に設けたＮ+ 型拡散領域１２及びＦＬＲ１１と、Ｎ
+ 型シリコン基板１の裏面に設けたドレイン電極８とを
備えて縦型ＭＯＳＦＥＴが構成されている。
【００１４】ここで、従来例と異なる点は素子領域のベ
ース領域３の下部に延びていたＰ型ウェル１６を無く
し、Ｐ型拡散領域１０のジャンクション深さをベース領
域３と同じ深さにしたことである。
ース領域３の下部に延びていたＰ型ウェル１６を無く
し、Ｐ型拡散領域１０のジャンクション深さをベース領
域３と同じ深さにしたことである。
【００１５】このような構成により、ソース電極６とド
レイン電極８との間に逆方向電圧を印加したときの空乏
領域は、逆方向電圧が比較的低い状態では空乏領域１３
ａが内側のガードリング７内側に収まり、更に逆方向電
圧を高くするとブレークダウン（降伏）する前に空乏領
域１３ｂが内側のガードリングと外側のガードリング７
との間に達する。このガードリングのジャンクション深
さはベース領域３及びＰ型拡散領域１０より深くなって
いるので高い降伏電圧が得られる。更に逆方向電圧を高
くすると、空乏領域１３ｃはブレークダウンする前に外
側のガードリング７に到達し、ブレークダウン直前でＮ
+ 型領域１２近くに達する。このガードリング７の本数
は所望の降伏電圧により設定される。ジャンクション深
さと降伏電圧の関係についてはコロナ社発行の柳井、永
田共著の「集積回路工学（１）」第４７頁の図４，１３
に示されている。
レイン電極８との間に逆方向電圧を印加したときの空乏
領域は、逆方向電圧が比較的低い状態では空乏領域１３
ａが内側のガードリング７内側に収まり、更に逆方向電
圧を高くするとブレークダウン（降伏）する前に空乏領
域１３ｂが内側のガードリングと外側のガードリング７
との間に達する。このガードリングのジャンクション深
さはベース領域３及びＰ型拡散領域１０より深くなって
いるので高い降伏電圧が得られる。更に逆方向電圧を高
くすると、空乏領域１３ｃはブレークダウンする前に外
側のガードリング７に到達し、ブレークダウン直前でＮ
+ 型領域１２近くに達する。このガードリング７の本数
は所望の降伏電圧により設定される。ジャンクション深
さと降伏電圧の関係についてはコロナ社発行の柳井、永
田共著の「集積回路工学（１）」第４７頁の図４，１３
に示されている。
【００１６】ここで、具体的に数値を入れた場合の一例
を考える。Ｎ- 型エピタキシャル層２の不純物濃度を４
×１０14ｃｍ-3、ベース領域３及びガードリング７のジ
ャンクション深さをそれぞれ５μｍ，７μｍとしてソー
ス電極６とドレイン電極８間に逆方向電圧を印加した場
合、「集積回路工学（１）」第４７頁、図４．１３よ
り、ベース領域３のジャンクション深さが５μｍのとき
降伏電圧は約１３０Ｖであるから、降伏電圧に到る前の
１２０Ｖ（Ｖ1 ）でガードリング７に空乏領域１３ａが
到達するように設計される。内側のガードリング７のジ
ャンクション深さは７μｍであるから、降伏電圧は１７
０Ｖである。降伏電圧前の１５０Ｖ（Ｖ2）で外側のガ
ードリング７に空乏領域１３ｂが到達するように設計さ
れる。この時点でのトータルの電圧はＶ1 ＋Ｖ2 で２７
０Ｖ印加されたことになる。さらに電圧を印加し、最外
周のガードリング７の降伏電圧１７０Ｖ（Ｖ3 ）が印加
され、トータルでＶ1 ＋Ｖ2 ＋Ｖ3 ＝４４０Ｖの降伏電
圧となる。
を考える。Ｎ- 型エピタキシャル層２の不純物濃度を４
×１０14ｃｍ-3、ベース領域３及びガードリング７のジ
ャンクション深さをそれぞれ５μｍ，７μｍとしてソー
ス電極６とドレイン電極８間に逆方向電圧を印加した場
合、「集積回路工学（１）」第４７頁、図４．１３よ
り、ベース領域３のジャンクション深さが５μｍのとき
降伏電圧は約１３０Ｖであるから、降伏電圧に到る前の
１２０Ｖ（Ｖ1 ）でガードリング７に空乏領域１３ａが
到達するように設計される。内側のガードリング７のジ
ャンクション深さは７μｍであるから、降伏電圧は１７
０Ｖである。降伏電圧前の１５０Ｖ（Ｖ2）で外側のガ
ードリング７に空乏領域１３ｂが到達するように設計さ
れる。この時点でのトータルの電圧はＶ1 ＋Ｖ2 で２７
０Ｖ印加されたことになる。さらに電圧を印加し、最外
周のガードリング７の降伏電圧１７０Ｖ（Ｖ3 ）が印加
され、トータルでＶ1 ＋Ｖ2 ＋Ｖ3 ＝４４０Ｖの降伏電
圧となる。
【００１７】従来例では、降伏電圧４４０Ｖの場合、エ
ピタキシャル層２の厚さは、Ｐ型ウェル１６の深さが７
μｍ，空乏領域１３の拡がり幅３３μｍを合わせて４０
μｍ必要であった。
ピタキシャル層２の厚さは、Ｐ型ウェル１６の深さが７
μｍ，空乏領域１３の拡がり幅３３μｍを合わせて４０
μｍ必要であった。
【００１８】しかしながら、本実施例では、ベース領域
３の深さ５μｍ、空乏領域１３の拡がり幅３３μｍを合
わせてエピタキシャル層底面までの厚さは３８μｍとな
り、従来より薄くて良い。
３の深さ５μｍ、空乏領域１３の拡がり幅３３μｍを合
わせてエピタキシャル層底面までの厚さは３８μｍとな
り、従来より薄くて良い。
【００１９】また、図１（ｂ）に示すように、ソース電
極６とドレイン電極８との間に順方向に電流を流した状
態では、従来の深いウェルがないため電子がさえぎられ
ず、オン抵抗が従来に比べ数パーセント改善される。
極６とドレイン電極８との間に順方向に電流を流した状
態では、従来の深いウェルがないため電子がさえぎられ
ず、オン抵抗が従来に比べ数パーセント改善される。
【００２０】図２（ａ），（ｂ）は本発明の第２の実施
例を説明するための模式的断面図である。
例を説明するための模式的断面図である。
【００２１】図２（ａ），（ｂ）に示すように、素子部
の下にＮ+ 型埋込層１４を形成したものである。Ｎ+ 型
埋込層１４は、降伏電圧印加時の空乏領域１３がＮ+ 型
シリコン基板１に接するように形成される。このように
設計することにより、ベース領域３下のＮ- 型エピタキ
シャル層２の厚さは、従来構造のＰ型ウェル深さが７μ
ｍ、Ｐ型ベース領域３のジャンクション深さが５μｍの
ときに、７−５＝２μｍ薄くてできる。
の下にＮ+ 型埋込層１４を形成したものである。Ｎ+ 型
埋込層１４は、降伏電圧印加時の空乏領域１３がＮ+ 型
シリコン基板１に接するように形成される。このように
設計することにより、ベース領域３下のＮ- 型エピタキ
シャル層２の厚さは、従来構造のＰ型ウェル深さが７μ
ｍ、Ｐ型ベース領域３のジャンクション深さが５μｍの
ときに、７−５＝２μｍ薄くてできる。
【００２２】このため、図２（ｂ）に示すように、順方
向電流を流した状態では、エピタキシャル層２の厚さが
２μｍ÷４０μｍ＝５％従来構造および第１の実施例よ
り薄くできる。また４００ＶクラスのＭＯＳＦＥＴで
は、オン抵抗に占めるＮ- 型エピタキシャル層２の抵抗
が８０％程度であるため、オン抵抗は、８０％×５％＝
４％低減できる。また第２の実施例の場合はオン抵抗低
減と同様に、ソース−ドレイン間に形成される寄生ダイ
オードの順方向電圧の低減も図ることができる。
向電流を流した状態では、エピタキシャル層２の厚さが
２μｍ÷４０μｍ＝５％従来構造および第１の実施例よ
り薄くできる。また４００ＶクラスのＭＯＳＦＥＴで
は、オン抵抗に占めるＮ- 型エピタキシャル層２の抵抗
が８０％程度であるため、オン抵抗は、８０％×５％＝
４％低減できる。また第２の実施例の場合はオン抵抗低
減と同様に、ソース−ドレイン間に形成される寄生ダイ
オードの順方向電圧の低減も図ることができる。
【００２３】さらに本発明の第１および第２の実施例の
場合とも、ベース領域３下の空乏領域１３の凹凸が従来
構造に比べて少なくなり、ソース−ドレイン間に形成さ
れる容量が低減される。
場合とも、ベース領域３下の空乏領域１３の凹凸が従来
構造に比べて少なくなり、ソース−ドレイン間に形成さ
れる容量が低減される。
【００２４】なお本発明はＮチャネル型について述べた
が、Ｐチャネル型についても同様である。
が、Ｐチャネル型についても同様である。
【００２５】
【発明の効果】以上説明したように本発明は、素子部の
Ｐ型ウェルをなくし、ガードリングを従来通りにするこ
とにより、逆方向耐圧を保ちながらオン抵抗を低減し、
ソース−ドレイン間ジャンクション容量を低減するとい
う効果を有する。
Ｐ型ウェルをなくし、ガードリングを従来通りにするこ
とにより、逆方向耐圧を保ちながらオン抵抗を低減し、
ソース−ドレイン間ジャンクション容量を低減するとい
う効果を有する。
【図１】本発明の第１の実施例を説明するための模式的
断面図。
断面図。
【図２】本発明の第２の実施例を説明するための模式的
断面図。
断面図。
【図３】従来の縦型電界効果トランジスタの一例を説明
するための平面図。
するための平面図。
【図４】図３の模式的断面図
１ Ｎ+ 型シリコン基板 ２ Ｎ- 型エピタキシャル層 ３ ベース領域 ４ ソース領域 ５ ゲート電極 ６ ソース電極 ７ ガードリング ８ ドレイン電極 ９ 絶縁膜 １０，１０ａ Ｐ型拡散領域 １１ ＦＬＲ １２ Ｎ+ 型領域 １３，１３ａ，１３ｂ，１３ｃ 空乏領域 １４ Ｎ+ 型埋込層 １６ Ｐ型ウェル
Claims (2)
- 【請求項１】 高不純物濃度の一導電型半導体基板上に
設けた低不純物濃度の一導電型半導体層と、前記一導電
型半導体層の表面に設けた逆導電型のベース領域と、前
記ベース領域内に設けた一導電型のソース領域と、前記
ベース領域を含む素子領域の外周を取囲んで前記一導電
型半導体層の表面に設け且つ前記ソース領域と電気的に
接続した前記ベース領域と同等の拡散深さを有する逆導
電型拡散層と、前記逆導電型拡散層の外周を取囲んで前
記一導電型半導体層の表面に設け且つ前記ベース領域よ
りも深い拡散深さを有する逆導電型のガードリングとを
有することを特徴とする縦型電界効果トランジスタ。 - 【請求項２】 素子領域下の一導電型半導体基板と一導
電型半導体層との間に設けた高不純物濃度の一導電型埋
込層を有する請求項１記載の縦型電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075918A JPH06291322A (ja) | 1993-04-01 | 1993-04-01 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075918A JPH06291322A (ja) | 1993-04-01 | 1993-04-01 | 縦型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291322A true JPH06291322A (ja) | 1994-10-18 |
Family
ID=13590183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075918A Pending JPH06291322A (ja) | 1993-04-01 | 1993-04-01 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011204710A (ja) * | 2010-03-24 | 2011-10-13 | Fuji Electric Co Ltd | 半導体装置 |
| CN113707711A (zh) * | 2021-08-20 | 2021-11-26 | 南瑞联研半导体有限责任公司 | 一种包含融合电阻的结终端结构及其制造方法 |
-
1993
- 1993-04-01 JP JP5075918A patent/JPH06291322A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011204710A (ja) * | 2010-03-24 | 2011-10-13 | Fuji Electric Co Ltd | 半導体装置 |
| CN113707711A (zh) * | 2021-08-20 | 2021-11-26 | 南瑞联研半导体有限责任公司 | 一种包含融合电阻的结终端结构及其制造方法 |
| CN113707711B (zh) * | 2021-08-20 | 2024-03-29 | 南瑞联研半导体有限责任公司 | 一种包含融合电阻的结终端结构及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6407413B1 (en) | Semiconductor device with guard ring and Zener diode layer thereover | |
| JP2766239B2 (ja) | 高耐圧半導体装置 | |
| US5430316A (en) | VDMOS transistor with improved breakdown characteristics | |
| JP3293871B2 (ja) | 高耐圧半導体素子 | |
| KR20010090598A (ko) | 드레인 확장 영역을 갖는 횡형 박막 실리콘 온절연체(ｓｏｉ) ｐｍｏｓ 디바이스 | |
| JP3173268B2 (ja) | Ｍｉｓ電界効果トランジスタを備えた半導体装置 | |
| JP2002164541A (ja) | 半導体装置およびその製造方法 | |
| JPH04251983A (ja) | 半導体装置 | |
| JP2003174169A (ja) | 半導体装置 | |
| JP7127389B2 (ja) | 炭化珪素半導体装置 | |
| JP3827954B2 (ja) | Ｐｎ分離層をもつｉｇｂｔ | |
| US6563193B1 (en) | Semiconductor device | |
| JP4447768B2 (ja) | フィールドｍｏｓトランジスタおよびそれを含む半導体集積回路 | |
| JP2012015279A (ja) | 半導体装置及びその製造方法 | |
| JPH10321857A (ja) | 高破壊耐量ｍｏｓ型半導体装置 | |
| JPH09266310A (ja) | 半導体装置 | |
| JPH06291322A (ja) | 縦型電界効果トランジスタ | |
| JPH03205832A (ja) | 絶縁ゲート形半導体装置とその製造方法 | |
| JP4175750B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPH06151728A (ja) | 半導体集積回路装置 | |
| JP6301551B1 (ja) | 半導体装置 | |
| JPH03155167A (ja) | 縦型ｍｏｓｆｅｔ | |
| JP7113386B2 (ja) | 半導体装置 | |
| JPH04363068A (ja) | 半導体装置 | |
| JP2554234B2 (ja) | 半導体デバイス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001017 |