CN1534766A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，它能使位于半导体芯片周围的输入输出电路部，不招致ESD保护晶体管的击穿，又能将侵入电极焊接区的静电放电保护内部电路。各输入输出单元(IOC)，配备多个ESD保护晶体管(OT)。电极焊接区单元(Pad)由下侧的电极焊接区(50)和上侧的电极焊接区(51)的2层结构构成。配置该电极焊接区单元(PAD)，使之覆盖配备在自己的单元(IOC)上的ESD保护晶体管(OT)的连接布线(16)的上方。邻接的电极焊接区(50)的第1焊接区部(50a)位于电极焊接区(50)的第2焊接区部(50b)的端部，该第2焊接区部(50b)虽然不延伸到前方，但是，比该第2焊接区部(50b)宽度更窄的第3焊接区部(50c)配置在前方。

Description

半导体器件
技术领域
本发明涉及半导体器件，特别是涉及输入输出电路部分的改进，该电路配备了将内部电路的输出传输到外部的输出晶体管及将来自外部的静电放电(Electro-Static Discharge、ESD)保护内部电路的保护晶体管。
背景技术
通常，在半导体集成电路中，在半导体芯片的外围配置进行外部与内部电路之间输入输出的输入输出电路部，该输入输出电路部具有多个电极焊接区。以下，说明该输入输出电路部的现有结构。
图7表示现有的输入输出电路部的电路图。在该图中，P101是P型MOS晶体管，它的源极连接在电源线VDD上。N101是N型MOS晶体管，它的源极连接在地线VSS上。上述两个MOS晶体管P101、N101的漏极彼此连接，该连接点连接在电极焊接区102上。上述P型MOS晶体管P101与N型MOS晶体管N101的串联电路构成输出晶体管OT，多组该输出晶体管OT(在该图中是2组)并联连接。上述各输出晶体管OT兼用作同一结构的ESD保护晶体管。
图8表示上述输入输出电路部的具体的平面结构。另外，图9表示在图8的切断线1-1的剖视图。此外，在图8及图9中省略了栅绝缘膜及绝缘布线层的层间绝缘膜的图示。
在上述图8及图9中，2是P型半导体衬底，3及4分别是形成在半导体衬底2上的P型阱及N型阱，N1是在上述P型阱3上分割为2形成的N型MOS晶体管，P1是在上述N型阱4上分割为2形成的P型MOS晶体管。上述N型MOS晶体管N1和P型MOS晶体管P1由元件隔离区5相互元件隔离。另外，6及7分别是构成N型MOS晶体管N1的漏及源的N型扩散区，8及9分别是构成P型MOS晶体管P1的漏及源的P型扩散区。另外，VSS是配置在第2布线层上的地线，VDD是配置在第2布线层上的电源线。
上述接地电位的电源线VSS，通过连接孔10、设置在第1布线层上的孤立布线区11及连接孔12，连接在作为N型MOS晶体管N1的源极的N型扩散区7上。同样，规定电位的电源线VDD，通过连接孔13、设置在第1布线层上的孤立布线区14及连接孔15，连接在作为P型MOS晶体管P1的源极的P型扩散区9上。进而，17是设置在第3布线层(最上面的布线层)上的电极焊接区，位于芯片的外围部，在图8及图9中配置在作为N型MOS晶体管N1的源极的N型扩散区7的右侧方。另外，16是配置在已经配置了上述电极焊接区17的布线层(最上面的布线层)上的金属布线，在该图8及图9的右端部中与上述电极焊接区17连接。另外，上述金属布线16通过由连接孔18、设置在第2布线层上的孤立布线区20、连接孔22、设置在第1布线层上的孤立布线区24、及连接孔26构成的叠层通路结构，与作为P型MOS晶体管P1的漏极的P型扩散区8连接，与此同时，通过由连接孔19、设置在第2布线层上的孤立布线区21、连接孔23、设置在第1布线层上的孤立布线区25及连接孔27构成的叠层通路结构，与作为N型MOS晶体管N1的漏极的P型扩散区6连接。
但是，在上述结构的输入输出电路部中，作为电极焊接区的结构，在专利文献1中，记述了高低差异状的电极焊接区。如图10所示，该电极焊接区具有配备了比较宽阔的焊接电极区150和比较窄的检查用电极区151的高低差异状电极焊接区152。上述焊接电极区150具有能够可靠地进行焊接程度的宽度，上述检查用电极区151具有检查工具的探针接触的小面积。在使用探针进行检查时，仅仅使用检查用电极区151，由于探针的痕迹仅仅残留在检查用电极区151上，因而能够良好地进行向焊接电极区150的焊接。配备多个上述电极焊接区152，这些多个电极焊接区152成交错状配置。此外，在该图中，153是输入输出电路部，154是连接上述各电极焊接区152与输入输出电路部153的布线。
[专利文献]
特开2000-164620号公报
发明内容
(发明要解决的课题)
近年来，要求搭载半导体集成电路的仪器小型化的呼声日益强烈，例如，强烈要求便携式仪器的小型化。因此，希望半导体集成电路自身小型化。
按照这种小型化的要求，考虑采用在兼用作ESD晶体管的输出晶体管(以下，称为ESD保护晶体管)的上方上配置电极焊接区的POE结构(Pad On Element结构；焊接区在元件上的结构)。在该POE结构中，不需要电极焊接区和将电极焊接区连接到输入输出电路部上的布线区，能够期待它的小面积化。
但是，作为电极焊接区在采用上述高低差异状的结构情况下，存在如下缺点。
即图10所示的高低差异状的电极焊接区152被设定在以焊接电极区150的大小能够得到良好的焊接为目的的最小限度的大小上，另外，由于检查用电极区151被设定在检查工具的探针能够良好接触的小面积上的关系，例如，如图11所示，当将邻接的2个单元A、A的电极焊接区152配置在相互上下反转的状态的情况下，就产生下述问题。在该图中，由于使邻接的2个电极焊接区152上下反转配置，虽然一面满足焊接电极区150彼此之间的隔离规则，一面使检查用电极区151彼此之间几乎配置在一条直线上，使检查工具的探针容易接触，但是在该配置下，在各单元A中，具有ESD保护晶体管的输入输出电路部155的上方，成为在电极焊接区152没有被覆盖，在检查用电极区151仅仅其一部分的范围被覆盖的形状。这种情况下，例如如图12(a)所示，在各单元A中，向电极焊接区的连接布线160形成在所有的ESD保护晶体管OT的上方的最上面布线层上，以使配备的所有ESD保护晶体管OT连接到电极焊接区152上。该连接布线160，如表示该图(a)的c-c线剖面的该图(c)所示，由连接孔19、23、27及孤立布线区21、25，与构成N型MOS晶体管N1的漏极的N型扩散区6连接，与此同时，由连接孔18、22、26及孤立布线区20、24，与构成P型MOS晶体管P1的漏极的P型扩散区8连接。在这样向电极焊接区配置连接布线160的情况下，如该图(b)所示，当在单元A的上方上配置电极焊接区152时，电极焊接区152就不位于向上述电极焊接区的连接布线160的端部的上方上。因此，如表示该图(b)的e-e线剖面的该图(e)所示，在构成各ESD保护晶体管OT的MOS晶体管(在该图(e)中是P型MOS晶体管P1)中，电极焊接区152没有位置在位于端部的几个(在该图(e)中是1个)P型MOS晶体管P1的上方，在不位于该电极焊接区152的下方端部的P型MOS晶体管P1(特别写作括号中的符号P0)和位于电极焊接区152的下方的其他的P型MOS晶体管P1之间，与电极焊接区152的连接阻抗就不同。其结果是，侵入电极焊接区152的静电放电的正或负电压，理想地说均匀地施加在多组ESD保护晶体管OT之间，通过各ESD保护晶体管OT，经电源线VDD或者地线VSS逃逸的情况下，如前所述，由于ESD晶体管OT之间的阻抗不同，不能均匀施加，而是集中施加，因而存在招致ESD保护晶体管击穿的缺点。
此外，在图12(a)中，构成各保护晶体管OT的N型MOS晶体管N101及P型MOS晶体管P101，各自配置2列。另外，该图(d)表示该图(a)的d-d线剖面图。
另外，如图13所示，当将单元A的宽度设定的狭窄、使单元A的间距缩短，使邻接的单元A彼此之间没有缝隙地邻接，在半导体芯片的外围配置多个单元A时，就成为将邻接的2个电极焊接区152的一方的检查用电极区151与另一方的检查用电极区151没有间隙地邻接的配置，一方的检查用电极区151的先端部就妨碍另一方的电极焊接区152的宽度宽的焊接电极区150。其结果是，即使试图延伸一方的检查用电极区151的前端，也不能超越另一方的焊接电极区150进行延伸。
进而，如图13所示，即使缩短单元A的间距，由于需要确保能够可靠地进行焊接的程度，电极焊接区152的焊接电极区150的宽度也被设定为比单元A的宽度更宽的宽度，因此，电极焊接区152的焊接电极区150超越自己单元A、进入邻接的单元A内缘。这种情况下，由于在邻接的单元A上配置向电极焊接区的连接布线160，当进入上述自己的单元A的内缘的邻接的单元A的电极焊接区152的焊接电极区150，位于该连接布线160的上方时，就存在自己的单元A的连接布线160与该邻接的单元A的电极焊接区152通过连接孔错误的连接的缺点。
鉴于这些问题，本发明的目的在于，减少配置在半导体芯片的外围的输入输出电路部的面积，同时又不招致ESD保护晶体管的击穿，有效地由静电放电来保护内部电路，即使在单元的上方配置任何形状的电极焊接区，也能够经常地使自己的单元与自己的电极焊接区良好地连接。
为达到上述目的，在本发明中，在1个输入输出单元中采取如下对应措施：输入输出单元的结构应使电极焊接区必定位于配备的ESD保护晶体管的连接布线的上方，特定向配置在最上位层上的电极焊接区的连接布线的位置，即使在比单元宽度还宽的电极焊接区延伸在邻接的单元的内缘的情况下，自己的单元的连接布线也不位于该延伸的电极焊接区的下方。
即，本发明1的半导体器件的特征在于：每个单元配备形成于衬底的输出晶体管和具有对于静电放电保护内部电路的多个保护用晶体管的保护电路，在多个单元并列配置的半导体器件中，上述各单元具有将自己的输出晶体管的输出向外部输出、而且连接自己的保护电路的多个保护用晶体管的电极焊接区，上述多个单元的电极焊接区分别位于自己的单元的上方，而且，作为整体成交错状配置，与此同时覆盖自己单元保护电路具有的保护用晶体管的连接布线的上方。
本发明2的特征在于：在本发明1的半导体器件中，上述各单元的电极焊接区分别顺序连接宽度不同的3个以上的多个焊接区部，形成在具有突出部与凹陷部的高低差异状上。
本发明3的特征在于：在上述本发明2的半导体器件中，上述各单元的电极焊接区分别具有宽度最宽的第1焊接区部、宽度次宽的第2焊接区部和宽度最窄的第3焊接区部。
本发明4的特征在于：在上述本发明2或者3所述的半导体器件中，多个焊接区部中，宽度最窄的焊接区部覆盖在自己的保护电路具有的所有的保护用晶体管中、位于端部的保护用晶体管的至少中央部的上方。
本发明5的特征在于：在上述本发明1、2、3或者4所述的半导体器件中，在多个焊接区部中，宽度最宽的焊接区部具有比自己的单元的宽度更宽的宽度，延伸到邻接的单元的内缘上的规定距离。
本发明6的特征在于：在上述本发明5的半导体器件中，上述各单元具有配置在最上位层上的布线，用于将自己的输出晶体管的输出连接在外部输出的电极焊接区上，上述布线配置在从自己的单元的端部进入到超越上述规定距离的距离内缘的位置上。
本发明7的特征在于：在上述本发明1、2、3、4或者5所述的半导体器件中，在多个单元中，一个单元的电极焊接区和与该单元邻接的其他单元的电极焊接区，相互上下反转配置。
本发明8的特征在于：在上述本发明7所述的半导体器件中，具有上述邻接的2个单元的2个电极焊接区中，一方的电极焊接区的突出部进入另一方的电极焊接区的凹陷部中。
本发明9的特征在于：在上述本发明2或者3所述的半导体器件中，在多个单元中，1个单元的电极焊接区，宽度最窄的焊接区或者宽度最宽的焊接区向着上述内部电路的内缘延伸。
本发明10的特征在于：在上述本发明8所述的半导体器件中，上述电极焊接区是用于在上述内部电路上供给规定电压的电源端子焊接区。
本发明11的特征在于：在上述本发明2或者3所述的半导体器件中，上述多个焊接区部中，在宽度最宽的焊接区部上，焊接用于将上述输出晶体管的输出向外部输出的外部连接用引线。
本发明12的特征在于：在上述本发明2或者3所述的半导体器件中，上述多个焊接区部中，作为上述内部电路的测试用，检查用探针接触在宽度最宽的焊接区部以外的规定的焊接区部上。
本发明13的半导体器件特征在于：在每个单元配备形成在衬底上的输出晶体管、多个单元排列配置的半导体器件中，上述各单元具有配置在最上位层上的布线，用于将自己的输出晶体管的输出连接在外部输出的电极焊接区上，上述布线配置于从自己的单元的宽度方向的端部进入规定距离内缘的位置。
本发明14的特征在于：在上述本发明13所述的半导体器件中，配置在上述各单元的上方的电极焊接区，具有宽度比自己的单元的宽度更宽的焊接区部，作为上述布线的配置位置与该布线所属的自己的单元的宽度方向的端部的距离的上述规定距离，设定为比上述焊接区部超越自己的单元的宽度延伸到邻接位置的单元的内缘上的距离更长的距离。
由上所述，在本发明的1～12中，与外部的信号输入输出用的电极焊接区位于自己的单元的上方，由于成为POE结构，能够有效地降低输入输出电路部的面积。而且，由于各单元的电极焊接区相互成交错状配置，即使缩短单元的间距，也能够将邻接的电极焊接区间的距离设定得比较长，能够遵守电极焊接区间的隔离规则。而且，电极焊接区必定位于连接布线的上方，连接布线用于将单元具有的保护晶体管连接到电极焊接区上，在各保护晶体管相互之间、电极焊接区与各保护晶体管之间的阻抗大体相等。因此，侵入电极焊接区的静电放电的高电压均匀地施加在各保护晶体管上，由于各保护晶体管的工作是均一的，不招致各保护晶体管的击穿，能够由静电放电有效地保护内部电路。
另外，在本发明的2～4中，电极焊接区是将至少3个以上宽度不同的焊接区顺序连接而成，由于是具有突出部和凹陷部的高低差异状，在使邻接的电极焊接区彼此上下反转邻接的情况下，即使将自己的电极焊接区的突出部插入到邻接的电极焊接区的凹陷部上，自己的电极焊接区的宽度最狭窄的部分也不妨碍邻接的电极焊接区，能够进一步向前方延伸。因此，必定能够使电极焊接区位于自己的单元具有的保护晶体管的连接布线的上方。
进而，在本发明7中，由于使邻接的电极焊接区彼此上下反转邻接配置，能够使具有1个电极焊接区的焊接区单元共通化。
另外，在本发明9及10中，由于电极焊接区中宽度最窄的焊接区部延伸到内部电路的内缘，在将该电极焊接区作为电源焊接区使用的情况下，能够有效地减少供给电源电压时的电压降低，得到良好的电源供给。
另外，在本发明13及14中，在自己的单元中，由于配置在连接电极焊接区的最上位层上的布线，配置在从自己的单元的端部进入规定距离内缘的位置上，即使邻接的单元的电极焊接区的宽度扩展，延伸到自己的单元的内缘的情况下，能够防止该延伸来的电极焊接区的部分位于连接在自己的单元的电极焊接区上的布线的上方。因此，作为电极焊接区，能够提供适应具有宽度未满单元宽度的电极焊接区和具有宽度超过单元宽度的电极焊接区等、各种电极焊接区的1类的输入输出单元，谋求输入输出单元库开发的高效率化。
附图说明
图1是表示构成作为本发明第1实施方式的半导体器件的输入输出电路部的一部分的输入输出单元结构的俯视图。
图2(a)是表示构成电极焊接区单元的2层电极焊接区中，下侧的电极焊接区的结构的俯视图，电极焊接区单元是构成该输入输出电路部的一部分，图2(b)是表示构成该电极焊接区单元的上侧的电极焊接区的结构的俯视图。
图3(a)是图1的输入输出单元的a-a线的剖视图，(b)是该输入输出单元的b-b线剖视图，(c)是图2(a)的输入输出单元的c-c线剖视图。
图4(a)是用图1的输入输出单元的圆L包围部分的放大图，(b)是在该放大图中，在上方上配置电极焊接区的俯视图。
图5(a)是图1的输入输出电路部的f-f线剖视图，(b)是图2(b)的输入输出电路部的g-g线剖视图。
图6(a)是表示构成作为本发明第2实施方式的半导体器件的输入输出电路部的一部分的输入输出单元的结构的俯视图，图6(b)是表示构成电极焊接区单元的下侧的电极焊接区的结构的俯视图，电极焊接区单元构成该输入输出电路部的一部分，图6(c)是表示构成该电极焊接区单元的上侧的电极焊接区结构的俯视图。
图7是表示输入输出电路部的电路结构图。
图8是表示该输入输出电路部的具体的平面结构图。
图9是该输入输出电路的1-1线剖视图。
图10是表示现有的半导体器件的电极焊接区的交错状配置图。
图11是配置在输入输出电路部的ESD保护晶体管的上方的高低差异状的电极焊接区图。
图12表示提案的输入输出电路部，(a)是表示构成该输入输出电路部一部分的输入输出单元的俯视图，(b)是将电极焊接区单元配置在该输入输出单元的上方的俯视图，(c)是图12(a)的c-c线剖视图，(d)是图12(a)的d-d线剖视图，(e)是图12(b)的e-e线剖视图。
图13是将间距的宽度设短，将高低差异状的电极焊接区配置在没有间隙配置的输入输出单元的上方的配置图。
符号说明：
IOC、IOC′-输入输出单元N1-N型MOS晶体管；P1-P型MOS晶体管；OT-输入输出晶体管兼ESD保护晶体管(保护晶体管)；VDD-电源线；VSS-地线；2-衬底；16、16′-地线(布线)；Pad-电极焊接区单元；50-下侧层的电极焊接区；50a、50a′-第1焊接区部；50b-第2焊接区部；50c、50c′-第3焊接区部；x1、x2-突出部；y1、y2-凹陷部；50′-电极焊接区(电源端子焊接区)；51、51′-上侧层的电极焊接区；D-规定距离。
具体实施方式
以下，根据附图说明本发明各实施方式的半导体器件。
实施方式1
图1表示本发明第1实施方式的半导体器件的具体结构。
该图表示配置在半导体芯片外围的输入输出电路部的关键部位结构，并列配置多个(在该图中是3个)输入输出单元IOC。图2(a)及(b)表示在上述3个输入输出单元IOC的各上方配置电极焊接区单元Pad的结构。
首先，表示上述各输入输出单元IOC的结构。图3(a)表示图1的a-a线剖视图，该图(b)表示图1的b-b线剖视图。在这些图中，2是P型半导体衬底，3及4分别是形成在上述半导体衬底2上的P型阱及N型阱，N1是在上述P型阱3上4分割形成的N型MOS晶体管，P1是在上述N型阱4上4分割形成的P型MOS晶体管。上述N型MOS晶体管N1和P型MOS晶体管P1由元件隔离区5相互元件隔离。另外，6及7分别是构成N型MOS晶体管N1的漏极及源极的N型扩散区，8及9分别是构成P型MOS晶体管P1的漏极及源极的P型扩散区。上述每4个N型MOS晶体管N1及P型MOS晶体管P1直线状配置，由这些形成4组输出晶体管OT。该4组输出晶体管OT进一步配备成2列。
另外，VSS是配置在第2布线层上的接地电位的地线，VDD是配置在第2布线层上的规定电位的电源线。上述地线VSS通过连接孔10、设置在第1布线层上的孤立布线区11及连接孔12，连接在作为N型MOS晶体管N1的源极的N型扩散区7上。同样，电源线VDD通过连接孔13、设置在第1布线层上的孤立布线区14及连接孔15，连接在作为P型MOS晶体管P1的源极的P型扩散区9上。
进而，16是由金属布线(例如铜)构成的连接布线(布线)，布线在最上位层(第3布线层)上。该连接布线16与配置在它的上方的上述电极焊接区单元Pad连接。另外，如图1所示，该连接布线16形成U字形状，使之位于所有的输出晶体管OT的上方。该连接布线16，通过由连接孔18、设置在第2布线层上的孤立布线区20、连接孔22、设置在第1布线层上的孤立布线区24及连接孔26构成的叠层通路，连接在构成上述输入输出晶体管OT的P型MOS晶体管P1的漏极(P型扩散区8)上，与此同时，通过由连接孔19、设置在第2布线层上的孤立布线区21、连接孔23、设置在第1布线层上的孤立布线区25及连接孔27构成的叠层通路，连接在N型MOS晶体管N1的漏极(N型扩散区6)上，使P型及N型MOS晶体管P1、N1的漏极(P型扩散区8及N型扩散区6)共同连接在电极焊接区单元Pad上。
上述各组的输出晶体管OT通过上述共同连接的电源焊接区单元Pad，将内部电路的信号输出到外部，另一方面，将来自外部的信号输入到内部电路上。进而，这些输出晶体管OT兼用做同一结构的ESD保护晶体管(保护晶体管)。以下，称该输出晶体管OT为ESD保护晶体管。这些ESD保护晶体管OT，将从上述电极焊接区单元Pad侵入的静电放电的正或者负的高电压，从P型MOS晶体管P1放电到电源线VDD上，或者从N型MOS晶体管N1放电到地线VSS上，由静电放电保护内部电路(图中未显示)，构成对静电放电的保护电路55。
接着，说明上述电极焊接区单元Pad的具体的结构。位于各输入输出单元IOC的上方的电极焊接区单元Pad是同一的结构。该电极焊接区单元Pad具有2层电极焊接区结构，2层电极焊接区结构是如图2(a)所示，形成在自己的输入输出单元IOC的最上位布线层(第3布线层)上的电极焊接区50，和如该图(b)所示，配置在其更上层的金属(例如铝)布线层上的电极焊接区51。该两电极焊接区50、51由连接孔(在图2中没有图示)连接。
在上述电极焊接区单元Pad中，位于两层中的下侧的电极焊接区50将形成在其配置层、即形成在作为输入输出单元IOC的最上位层的第3层上的上述U字状的连接布线16取回，覆盖在自己的输入输出单元IOC的保护电路55的上方。上侧的电极焊接区51与上述下侧的电极焊接区50是同一形状。进而，各电极焊接区单元Pad作为整体成交错状配置，使之遵守其相互间的隔离规则。此外，在图2(a)及(b)中，53是当取出半导体芯片时成为切割区的划片区。
还有，说明电极焊接区单元Pad的具体的结构。由于构成该电极焊接区单元Pad的2层电极焊接区50、51是同一形状，以下，举下侧的电极焊接区50为例进行说明。该电极焊接区50由宽度不同的3个焊接区部50a、50b、50c构成。宽度次宽的第2焊接区部50b连接在宽度最宽的第1焊接区部50a上，第3焊接区部50c连接在该第2焊接区部50b上。上述第1焊接区部50a是焊接电极区，具有能够得到可靠地进行用于将输出晶体管OT的输入输出向外部或者从外部输入输出的外部连接用引线(图中未显示)的焊接程度的宽度。另外，第2焊接区部50b是测试工具的探针接触的检查用电极区，具有规定的小面积，其宽度与自己的输入输出单元IOC的宽度大体相等。进而，如从图2(a)所知，第3焊接区部50c覆盖在上述检查用第2焊接区部50b没有覆盖的上述U字状的连接布线16的两端部16a的上方的范围，即覆盖构成保护电路55的多个ESD保护晶体管OT中，位于如图3(c)所示的端部的1或者数个ESD保护晶体管OT的中央部上方。
上述电极焊接区50伴随与宽度不同的第1及第2焊接区部50a、50b的连系，在该连系部中，在第1焊接区部50a侧具有规定宽度的突出部x1，在第2焊接区部50b具有凹陷部y1。同样，在与第2及第3焊接区部50b、50c的连系部中，在第2焊接区部50b侧形成与上述突出部x1大体同一宽度的突出部x2，在第3焊接区部50c侧形成凹陷部y2。
上述各输入输出单元IOC形成狭窄的宽度、进行配置，使得与邻接的输入输出单元IOC的间隔上没有间隙，实现窄间距化。另一方面，电源焊接区50的第1焊接区部50a，形成在能够可靠地进行焊接程度的宽度上，具有比自己的输入输出单元IOC的宽度更宽的宽度。因此，自己的电源焊接区50的第1焊接区部50a延伸在邻接的输入输出单元IOC的宽度方向上，在其内缘上延伸规定的距离，即仅仅延伸上述突出部x1的宽度。
而且，邻接的2个电极焊接区50彼此之间，相互上下反转配置。进而，在该上下反转的状态中，一方的电极焊接区50的第1焊接区部50a的突出部x1进入另一方的电极焊接区50的第3焊接区部50c的凹陷部y2中，同时，一方的电极焊接区50的第2焊接区部50b的突出部x2进入另一方的电极焊接区50的第2焊接区部50b的凹陷部y1中。
还有，说明配置在输入输出单元IOC的最上位层上、与上述电极焊接区50连接的U字形状的连接布线16的配置位置。
图4(a)表示在图1中用圆L包围部分的放大图。在该图中，连接布线16被配置得使其端部进入到从自己的输入输出单元IOC的端部进入内缘仅仅规定距离D的位置。如图4(b)所示，该规定距离D是邻接的输入输出单元IOC的电极焊接区50的第1焊接区部50a延伸到自己的输入输出单元IOC的内缘的距离，即超过与突出部x1的宽度大体相等距离的长距离。
在本实施方式中，在各输入输出IOC中，由于电极焊接区50配置在保护电路55的上方，与将电极焊接区和保护电路55并排配置的情况相比，能够有效地削减配置面积。而且，由于各输入输出单元IOC的电极焊接区50成交错状配置，即使在使各输入输出单元IOC的宽度变窄、谋求窄间距化的情况下，也能够遵守电极焊接区50彼此之间的隔离规则。
另外，如从图1及图2(a)所知，在各输入输出单元IOC中，电极焊接区50位于构成保护电路55的ESD保护晶体管OT的连接布线16的上方，特别是，在位于端部的1个或者数个ESD保护晶体管OT的上方，宽度最窄的第3焊接区部50c位于其中央部上方。因此，从图3(c)可知，构成所有的ESD保护晶体管OT的P型及N型MOS晶体管P1、N1的漏极(P型扩散区8及N型扩散区6)，分别通过配备连接孔18、19的叠层通路连接在位于其正上方的电极焊接区50上，与此同时，由于该电极焊接区50更进一步连接在其上方的电极焊接区51上，电极焊接区单元Pad与各ESD保护晶体管OT之间的连接阻抗是均一的。因此，当在电极焊接区单元Pad上施加静电放电的高电位的情况下，加在各ESD保护晶体管OT上的高电位成为相互大体相同的电压，不集中在其哪一个上，其结果是，不招致哪一个保护晶体管OT的击穿，静电放电的正或者负的高电压，通过各ESD保护晶体管逃逸到电源线VDD或者地线VSS中，能够有效地由静电放电来保护内部电路。
特别是，如图2(a)所示，在自己的输入输出单元IOC的电极焊接区50的突出部x1、x2进入邻接的输入输出单元IOC的电极焊接区50的凹陷部y1、y2中的配置结构中，由于自己的输入输出单元IOC的电极焊接区50的第2焊接区部50b，被邻接的输入输出单元IOC的电极焊接区50的第1焊接区部50a妨碍，不能使第2焊接区部50b以其同一宽度延伸到前方。但是，在本实施方式中，由于宽度比第2焊接区部50b更窄的第3焊接区部50c连接在第2焊接区部50b上、位于第2焊接区部50b的前方上，由该第3焊接区部50c覆盖位于端部的ESD保护晶体管OT的上方，能够降低该ESD保护晶体管OT与电极焊接区50的连接阻抗。
进而，由于各输入输出单元IOC的电极焊接区单元Pad能够相互上下反转使用，没有必要制作2类的电极焊接区单元，能够在所有的输入输出单元IOC中共用电极焊接区单元。
另外，即使在将输入输出单元宽度设定地狭窄、以使输入输出单元IOC窄间距化的情况下，作为电极焊接区50的焊接电极区的第1焊接区部50a的宽度也需要比输入输出单元IOC的宽度更宽。图5(a)及(b)分别是图1的输入单元的f-f线剖视图及图2(b)的输入输出单元的g-g线剖视图。这种情况下，如图5(a)及(b)所示，自己的输入输出单元IOC的电极焊接区50的第1焊接区部50a，在最上面层(第3层)中，延伸到邻接的输入输出单元IOC的宽度方向内缘上，成为仅仅进入邻接的输入输出单元IOC的内缘一个其突出部x1的宽度的形式，在该邻接的输入输出单元IOC中，用于连接自己的输入输出单元IOC的电极焊接区50的连接布线16的配置位置，在上述最上位层(第3层)中，设定在进入自己的输入输出单元IOC的内缘仅仅超过与上述突出部x1的宽度相等的距离的位置上。因此，在使用宽度宽的电极焊接区50的情况下，即使该电极焊接区50的第1焊接区部50a进入邻接的输入输出单元IOC的宽度方向内缘中，该进入的第1焊接区部50a并没有将自己的输入输出单元IOC的连接布线16取回。由此，作为电极焊接区，在使用具有比输入输出单元IOC的宽度更宽的第1焊接区部50a的电极焊接区50的情况，在使用具有输入输出单元IOC的宽度以下宽度的电极焊接区的情况等，使用各种形状的电极焊接区的情况，或者将电源焊接区的配置位置配置在输入输出单元IOC的侧方的在一条直线上配置的情况，以及如本实施方式那样将电极焊接区单元Pad交错状地配置在输入输出单元IOC的上方上的情况等各种不同的情况下，用1种输入输出单元IOC即可，能够谋求输入输出单元IOC库开发的高效率化。
(实施方式2)
其次，根据图6说明本发明的第2实施方式。
本实施方式是将电极焊接区单元作为电源端子单元使用的情况。在图6(a)中，输入输出单元IOC′具有设置在最上面层的U字形状的连接布线16′的两端部向配备半导体芯片的内部电路(图中未显示，在该图中位于上方)大大延伸的结构。
另外，在图6(b)中，在电极焊接区单元Pad′中，具有取回上述连接布线16′下侧的电极焊接区(电源端子焊接区)50′的最小宽度的第3焊接区部50c′或者最大宽度的第1焊接区部50a′向上述内部电路延伸的结构。该图(c)所示的上侧的电极焊接区51′也具有与下侧的电极焊接区50′同一的结构，同样地具有向内部电路延伸的结构。
因此，在本实施方式中，由于宽度比连接布线16′更宽的电源端子单元全体一直延伸到内部电路近旁，能够有效地降低向内部电路的电极供给线的阻抗，能够良好地进行向内部电路的电源供给。
还有，在以上的说明中，电极焊接区50、50′由宽度不同的3个焊接区部50a、50a′、50b、50c、50c′构成，但是，本发明不是仅限于此，也可以用4个以上宽度不同的焊接区部构成电极焊接区。
(发明的效果)
如上述说明，根据本发明1～12所述的半导体器件，电极焊接区采用位于自己的单元的上方的POE结构，与此同时，由于各单元的电极焊接区成交错状配置，能够一面遵守电极焊接区之间的隔离规则，一面又有效地降低输入输出电路部的面积。而且，由于使电极焊接区位于单元具有的保护晶体管的连接布线的上方，对于侵入了电极焊接区的静电放电，使各保护晶体管的工作均一，不招致各保护晶体管的击穿，能够有效地由静电放电来保护内部电路。
另外，根据本发明2～4所述的半导体器件，由于将至少3个以上宽度不同的焊接区作为顺序连接的高低差异状的电极焊接区，即使将自己的电极焊接区的突出部进入邻接的电极焊接区的凹陷部，也一定能够使电极焊接区位于自己单元的保护晶体管的连接布线的上方。
进而，根据本发明7所述的半导体器件，由于使邻接的电极焊接区彼此上下反转邻接配置，能够使具有1个电极焊接区的焊接区单元共通化。
另外，根据本发明9及10所述的半导体器件，由于使电极焊接区中宽度最窄的焊接区部向内部电路延伸，在将该电极焊接区作为电源焊接区使用的情况下，能够有效地减小供给电源电压时的电压降低，能够良好地进行电源供给。
另外，根据本发明13及14所述的半导体器件，作为电极焊接区，由于能够提供适应具有宽度未满单元宽度的电极焊接区、具有宽度超过单元宽度的电极焊接区等，适应各种电极焊接区的1类输入输出单元，能够谋求输入输出单元库开发的高效率化。

Claims (14)

1、一种半导体器件，配备了形成在衬底上的输出晶体管和具有对静电放电保护内部电路的多个保护用晶体管的保护电路的单元，在多个单元并列配置的半导体器件中，其特征在于：
上述各单元具有将自己的输出晶体管的输出向外部输出、并且连接在自己的保护电路的多个保护用晶体管上的电极焊接区，
上述多个单元的电极焊接区
分别位于自己的单元的上方，而且，作为整体成交错状配置，与此同时，覆盖自己的单元的保护电路具有的保护用晶体管的连接布线的上方。
2、根据权利要求1所述的半导体器件，其特征在于：
上述各单元的电极焊接区，分别顺序连接宽度不同的3个以上的多个焊接区部，形成具有突出部和凹陷部的高低差异状。
3、根据权利要求2所述的半导体器件，其特征在于：
上述各单元的电极焊接区，分别具有宽度最宽的第1焊接区部、
宽度次宽的第2焊接区部、和
宽度最窄的第3焊接区部。
4、根据权利要求2或者3所述的半导体器件，其特征在于：
在多个焊接区部中，宽度最窄的焊接区部，
覆盖在自己的保护电路具有的所有保护用晶体管中位于端部的保护用晶体管的至少中央部的上方。
5、根据权利要求1、2、3或者4所述的半导体器件，其特征在于：
在多个焊接区部中，宽度最宽的焊接区部
具有比自己的单元的宽度更宽的宽度，在邻接的单元的内缘上延伸规定的距离。
6、根据权利要求5所述的半导体器件，其特征在于：
上述各单元具有配置在最上位层上的布线，用于将自己的输出晶体管的输出连接在外部输出的电极焊接区上，
上述布线配置在从自己的单元的端部、进入超过上述规定距离的距离内缘的位置。
7、根据权利要求1、2、3、4或者5所述的半导体器件，其特征在于：
在多个单元中，1个单元的电极焊接区和与该单元邻接的其他单元的电极焊接区相互上下反转配置。
8、根据权利要求7所述的半导体器件，其特征在于：
上述邻接的2个单元具有的2个电极焊接区中，一方的电极焊接区的突出部进入另一方的电极焊接区的凹陷部中。
9、根据权利要求2或者3所述的半导体器件，其特征在于：
在多个单元中，1个单元的电极焊接区，
宽度最窄的焊接区部或者宽度最宽的焊接区部向着上述内部电路的内缘延伸。
10、根据权利要求8所述的半导体器件，其特征在于：
上述电极焊接区
是用于对上述内部电路供给规定电压的电源端子焊接区。
11、根据权利要求2或者3所述的半导体器件，其特征在于：
上述多个焊接区部中，在宽度最宽的焊接区部上，
焊接用于将上述输出晶体管的输出向外部输出的外部连接用引线。
12、根据权利要求2或者3所述的半导体器件，其特征在于：
上述多个焊接区部中，作为上述内部电路的测试用，检查用的探针接触在宽度最宽的焊接区部以外的规定的焊接区部上。
13、一种半导体器件，配备了形成在衬底上的输出晶体管的单元，在多个单元并列配置的半导体器件中，其特征在于：
上述各单元具有配置在最上位层上的布线，用于将自己的输出晶体管的输出连接在外部输出的电极焊接区上，
上述布线配置在从自己的单元的宽度方向的端部进入规定距离内缘的位置上。
14、根据权利要求13所述的半导体器件，其特征在于：
配置在上述各单元的上方的电极焊接区具有比自己的单元的宽度更宽宽度的焊接区部，
作为上述布线的配置位置与该布线所属的自己的单元的宽度方向的端部距离的上述规定距离，设定为比上述焊接区部超过自己的单元的宽度、延伸到邻接位置的单元的内缘的距离更长的距离。
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