KR100699894B1 - Ｅｓｄ 보호회로의 레이아웃을 개선한 반도체 칩 - Google Patents

Ｅｓｄ 보호회로의 레이아웃을 개선한 반도체 칩 Download PDF

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Abstract

ESD 보호회로의 레이아웃을 개선하여 칩 사이즈를 효과적으로 감소시킬 수 있는 반도체 칩이 개시된다. 상기 반도체 칩은, 하나 이상의 행으로 이루어지는 스태거드(staggered) 구조의 패드들 및 ESD로부터 칩 내부 회로를 보호하기 위하여, 상기 패드들 각각에 연결되고 적어도 하나의 다이오드를 포함하는 복수 개의 ESD 보호회로를 구비하며, 상기 스태거드 형태의 패드들 중 반도체 칩의 외측에 형성된 제1 패드의 하부에는, 상기 제1 패드에 연결되는 제1 ESD 보호회로 및 상기 제1 패드와 인접하며 상기 반도체 칩의 내측에 형성된 제2 패드에 연결되는 제2 ESD 보호회로가 배치되는 것을 특징으로 한다.

Description

ＥＳＤ 보호회로의 레이아웃을 개선한 반도체 칩{Semiconductor chip improving a layout of ESD protection circuit}
도 1은 스태거드(staggered) 구조의 패드들을 나타내는 개략도이다.
도 2는 ESD 보호회로의 동작을 나타내는 회로도이다.
도 3은 종래의 POI(Pad On I/O) 구조의 ESD 보호회로를 나타내는 블록도이다.
도 4는 칩 사이즈를 감소시킬 수 있는 ESD 보호회로 배치의 일예를 나타내는 블록도이다.
도 5는 본 발명의 일실시예에 따른 ESD 보호회로 배치의 일예를 나타내는 블록도이다.
도 6은 본 발명의 일실시예에 따른 반도체 칩의 패드 및 ESD 보호회로의 장변부와 단변부를 나타내는 블록도이다.
도 7은 도 4 및 도 5의 ESD 보호회로를 패드의 피치(pitch) 방향으로 절단한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
110: 제1 패드 120: 제2 패드
130: 제3 패드 210: ESD 보호회로
211: 제1 ESD 보호회로의 N형 다이오드
212: 제1 ESD 보호회로의 P형 다이오드
221: 제2 ESD 보호회로의 N형 다이오드
222: 제2 ESD 보호회로의 P형 다이오드
300: 도전층
본 발명은 반도체 칩에 관한 것으로서, 더 상세하게는 ESD 보호회로의 레이아웃을 개선하여 칩 사이즈를 감소시킬 수 있는 반도체 칩에 관한 것이다.
일반적으로 반도체 칩이 집적화됨에 따라 패드를 통하여 미세한 배선에 정전기가 입력되어 칩이 손상을 입게 된다. 이에 따라 상기와 같은 정전기 방전(ESD, Electro-Static Discharge)으로부터 칩 내부의 메인 회로를 보호하기 위해, 반도체 칩은 일반적으로 ESD 보호회로를 구비한다. 상기 ESD란, 물체간의 마찰 및 전계의 유도 등에 의해 발생된 정전하가 칩을 통해 방전되는 과정에서 발생할 수 있는 현상을 말한다.
상기 ESD 보호회로는 위와 같은 보호동작을 위하여 반도체 칩의 패드 근처에 삽입되며 상기 패드와 칩의 메인 회로 사이에 배치시킨다. 이에 따라 정전기가 패드를 통해 입력되는 경우, 상기 ESD 보호회로는 입력된 정전기를 적절한 경로를 통해 방전시킴으로써, 반도체 칩의 메인 회로의 손상을 방지한다.
도 1은 스태거드(staggered) 구조의 패드들을 나타내는 개략도이다.
도시된 바와 같이 반도체 칩(1)의 일 면에는 복수 개의 패드가 형성되어, 상기 패드를 통해 외부 회로와 데이터 및 제어신호를 송수신한다. 특히 반도체 칩이 고집적화되고 채널이 증가하게 됨에 따라 반도체 칩 상에 배치되는 패드의 수가 증가하게 된다. 반면 반도체 칩이 소형화됨에 따라 반도체 칩의 물리적인 크기는 감소되므로, 칩 상에 배치되는 패드의 크기 및 패드간의 간격은 작아지고 있는 추세이다. 도 1의 패드 구조는 상기와 같은 반도체 칩의 추세에 적절한 것으로서, 상기 패드는 스태거드(staggered) 구조로 형성된 것을 도시한다.
도 1에 도시된 바와 같이 반도체 칩(1) 상에 복수 개의 패드들이 스태거드(staggered) 구조로 배치되며, 상기 패드들은 하나 이상의 행으로 이루어진다. 특히 도시된 바와 같이 상기 패드들은, 칩의 외측에 형성되는 제1 패드열(2a)과 칩의 내측에 형성되는 제2 패드열(2b)을 구비할 수 있다. 또한, 상기 제1 패드열(2a)과 제2 패드열(2b)은 서로 지그재그 형태로 배치된다.
도 2는 ESD 보호회로의 동작을 나타내는 회로도이다. 도시된 바와 같이 칩 내부에는 패드(PAD)를 통해 외부 회로와 신호를 송수신하는 내부 회로(3)가 구비되며, 상기 내부 회로(3)는 저항 R을 통해 패드와 연결될 수 있다.
또한, 하나 이상의 다이오드를 포함하는 ESD 보호회로가 반도체 칩에 구비되며, 일예로서 상기 ESD 보호회로가 제1 다이오드(D1) 및 제2 다이오드(D2)를 포함하는 것을 나타낸다. 상기 제1 다이오드(D1) 및 제2 다이오드(D2)는 각각 패드 및 파워 클램프(4) 사이에 연결되어, 패드로부터 입력되는 정전기에 의한 전류(i1, i2)를 각각 소정의 경로를 통해 파워 클램프(4)로 전달한다.
반도체 칩의 사이즈를 축소하여 가격 경쟁력 확보를 하기 위하여 다양한 방법이 고안되고 있는 상황에서, 일반적으로 고 전압(high voltage) 공정을 사용한 ESD 보호회로는 칩 사이즈 축소면에서 제약이 된다. 일반적으로 고 전압 공정을 사용하는 이유는, 반도체 칩으로부터 입력된 신호의 제어를 통해 다수의 반복되는 출력 패드로 원하는 고전압 신호를 내보내기 위한 것이다. 이때, 고전압 출력 패드에 대한 ESD 보호회로의 크기는 반도체 칩의 사이즈를 결정하는 요인이 된다. 고전압의 ESD 보호회로를 구성하기 위해서는 고전압에 대한 내성을 가져야 하므로, 일반적으로 저전압 대비 큰 사이즈의 회로도 구성이 필요하다. 따라서 고전압 출력 패드의 ESD 보호회로 구성은 반도체 칩 사이즈를 축소하는데 결정적 역할을 담당한다.
위와 같은 제약하에서 반도체 칩의 사이즈를 축소하기 위한 종래의 ESD 보호회로 배치의 일예를 도 3을 참조하여 설명한다.
도 3은 종래의 POI(Pad On I/O) 구조의 ESD 보호회로를 나타내는 블록도이다. 도시된 바와 같이 반도체 칩 상에 하나 이상의 행으로 이루어지는 복수 개의 패드들이 스태거드 구조로 배치되며, 그 일부로서 도 3에는 칩의 외측에 형성된 패드(21, 22)와 칩의 내측에 형성된 패드(23)가 도시된다.
또한, ESD로부터 칩 내부 회로를 보호하기 위하여 상기 복수 개의 패드들 각각에는 ESD 보호회로가 연결된다. 상기 칩의 외측에 형성된 패드(21, 22)에는 각각 ESD 보호회로(31, 32)가 연결되며, 칩의 내측에 형성된 패드(23)에는 ESD 보호회로 (33)가 연결된다. 또한 상기 ESD 보호회로(31, 32, 33)는 각각 N형 다이오드 및 P형 다이오드를 구비한다.
칩 사이즈 축소를 위하여 칩의 외측에 형성된 패드(21)의 하부에 상기 패드(21)와 연결되는 N형 다이오드(31a) 및 P형 다이오드(31b)가 배치되며, 패드(22)의 하부에 상기 패드(22)와 연결되는 N형 다이오드(32a) 및 P형 다이오드(32b)가 배치된다. 또한, 칩의 내측에 형성된 패드(23)의 하부에 상기 패드(23)와 연결되는 N형 다이오드(33a) 및 P형 다이오드(33b)가 배치된다.
상기와 같이 레이아웃(layout)되는 반도체 칩은 ESD 특성의 측면에서 칩 내부회로가 안정적인 레벨을 유지하도록 할 수 있다. 그러나 칩의 외측 및 내측에 형성된 패드들 하부에 모두 ESD 보호회로를 배치하므로, 칩의 세로 방향으로의 사이즈를 축소시키는데 한계가 발생하게 된다.
또한, 상기 패드는 가로방향 길이의 단변부 및 세로방향 길이의 장변부를 갖는 형태로 형성되며, 반도체 칩에 형성되는 패드들의 수가 증가됨에 따라 단변부의 길이가 축소되고 있는 추세이다. 이 경우 칩의 내측에 형성된 패드의 하부에 배치되는 ESD 보호회로를 칩의 외측의 빈 공간으로 이동시켜 배치하더라도, 상술한 바와 같이 고전압 공정에서 상기 ESD 보호회로의 디자인 룰은 커지게 되므로, 패드들의 수를 증가시키는 데 한계가 있는 문제가 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, ESD 보호회로의 배치를 개선함으로써 칩 사이즈를 축소시킬 수 있으며 ESD 보호기능의 저하없이 효 과적으로 패드의 수를 증가시킬 수 있는 반도체 칩을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 따른 반도체 메모리 칩은, 하나 이상의 행으로 이루어지는 스태거드(staggered) 구조의 패드들 및 ESD(Electro-Static Discharge)로부터 칩 내부 회로를 보호하기 위하여, 상기 패드들 각각에 연결되고 적어도 하나의 다이오드를 포함하는 복수 개의 ESD 보호회로를 구비하며, 상기 스태거드 형태의 패드들 중 반도체 칩의 외측에 형성된 제1 패드의 하부에는, 상기 제1 패드에 연결되는 제1 ESD 보호회로 및 상기 제1 패드와 인접하며 상기 반도체 칩의 내측에 형성된 제2 패드에 연결되는 제2 ESD 보호회로가 배치되는 것을 특징으로 한다.
또한, 상기 제2 패드에 연결되며, 반도체 칩의 외측에 형성되고 상기 제2 패드와 인접하는 두 개의 패드 사이에 배치되는 도전층을 더 구비하는 것을 특징으로 한다.
또한, 상기 제2 ESD 보호회로는, 상기 도전층에 연결되는 것이 바람직하다.
한편, 상기 제1 ESD 보호회로는, 상기 제1 패드에 연결되는 N형 다이오드 및 P형 다이오드를 구비하는 것이 바람직하다.
또한, 상기 제2 ESD 보호회로는, 상기 제2 패드에 연결되는 N형 다이오드 및 P형 다이오드를 구비하는 것이 바람직하다.
한편 본 발명의 다른 실시예에 따른 반도체 메모리 칩은, 하나 이상의 행으 로 이루어지는 스태거드(staggered) 구조의 패드들 및 ESD(Electro-Static Discharge)로부터 칩 내부 회로를 보호하기 위하여, 상기 패드들 각각에 연결되고 적어도 하나의 다이오드를 포함하는 복수 개의 ESD 보호회로를 구비하며, 상기 스태거드 형태의 패드들 중 반도체 칩의 외측에 형성된 제1 패드의 하부에는, 각각 서로 다른 패드와 연결되는 n 개(n은 2 이상의 정수)의 ESD 보호회로가 배치되는 것을 특징으로 한다.
또한, 상기 n 개의 ESD 보호회로 중 제1 ESD 보호회로는 상기 제1 패드와 연결되며, 제2 ESD 보호회로 내지 제n ESD 보호회로는 상기 반도체 칩의 내측에 형성된 제2 패드 내지 제n 패드에 각각 연결되는 것을 특징으로 한다.
한편 본 발명의 또 다른 실시예에 따른 반도체 메모리 칩은, 하나 이상의 행으로 이루어지는 스태거드(staggered) 구조를 가지며, 각각 장변부 및 단변부의 형상을 갖는 패드들과, 상기 스태거드 형태의 패드들 중 반도체 칩의 외측에 형성된 제1 패드에 연결되며, 각각 장변부 및 단변부의 형상을 갖는 적어도 하나의 다이오드를 포함하는 제1 ESD 보호회로 및 상기 제1 패드와 인접하고 상기 반도체 칩의 내측에 형성된 제2 패드에 연결되며, 각각 장변부 및 단변부의 형상을 갖는 적어도 하나의 다이오드를 포함하는 제2 ESD 보호회로를 구비하며, 상기 제1 ESD 보호회로 및 제2 ESD 보호회로는 상기 제1 패드의 하부에 배치되고, 상기 제1 ESD 보호회로 및 제2 ESD 보호회로에 구비되는 다이오드의 장변부는 상기 제1 패드의 장변부와 서로 직교하는 형태로 배치되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 칩 사이즈를 감소시킬 수 있는 ESD 보호회로 배치의 일예를 나타내는 블록도이다. 도시된 바와 같이 반도체 칩 상에 하나 이상의 행으로 이루어지는 복수 개의 패드들이 스태거드 구조로 배치되며, 그 일부로서 도 4에는 칩의 외측에 형성된 패드(41, 43)와 칩의 내측에 형성된 패드(42)가 도시된다.
또한, 상기 패드들(41, 42, 43) 각각에는 ESD 보호회로가 연결되며, 각 ESD 보호회로는 N형 다이오드 및 P형 다이오드를 구비한다. 칩의 외측에 형성된 패드(41)와 연결된 ESD 보호회로(51)는 N형 다이오드(51a) 및 P형 다이오드(51b)를 구비하고, ESD 보호회로(53)는 N형 다이오드(53a) 및 P형 다이오드(53b)를 구비한다. 또한, 칩의 내측에 형성된 패드(42)와 연결된 ESD 보호회로(52)는 N형 다이오드(52a) 및 P형 다이오드(52b)를 구비한다.
상기 ESD 보호회로(51)는 외측의 패드(41)의 하부에 배치되며, ESD 보호회로(51)의 N형 다이오드(51a) 및 P형 다이오드(51b)는 각각 상기 패드(41)와 전기적으로 연결된다. 또한 또 다른 ESD 보호회로(53)는 외측의 패드(43)의 하부에 배치되며, ESD 보호회로(53)의 N형 다이오드(53a) 및 P형 다이오드(53b)는 각각 상기 패드(43)와 전기적으로 연결된다.
상기 패드들이 스태거드 형태로 배치되므로, 칩의 외측에 형성되는 두 개의 패드(41, 43) 사이에는 소정의 공간이 존재하며, 상기 공간에 대응하는 부분에 하측의 패드(42)가 형성된다. 이때, 상기 칩의 하측의 패드(42)에 연결되는 ESD 보호회로(52)는, 상기 칩의 외측에 형성되는 두 패드(41, 43) 사이에 배치되도록 한다.
또한, 상기 ESD 보호회로(52)의 N형 다이오드(52a) 및 P형 다이오드(52b)가 칩의 하측의 패드(42)에 전기적으로 연결되도록 하기 위해, 상기 패드(42)와 연결되며 상기 칩의 외측에 형성되는 두 패드(41, 43) 사이에 배치되는 도전층(60)을 더 구비할 수 있다. 이에 따라 상기 도전층(60)을 그 하부에 배치되는 상기 N형 다이오드(52a) 및 P형 다이오드(52b)와 전기적으로 연결시킨다.
상기 도 4와 같이 ESD 보호회로가 배치되는 경우, 스태거드 패드 구조에서 내측에 형성되는 패드열과 연결되는 ESD 보호회로를, 외측에 형성되는 패드열의 하부에 배치할 수 있다. 이에 따라 반도체 칩의 내부 회로(예를 들면, 메모리 코어, 드라이버 등)를 상기 내측에 형성되는 패드열의 하부에 배치할 수 있으므로, 칩 사이즈, 특히 칩의 단변부 사이즈를 축소할 수 있게 된다.
그러나 도 4의 경우에 따르면, ESD 보호회로에서 가드링(Guard-ring, 미도시)을 포함한 다이오드의 폭은 패드의 피치(pitch)에 해당하는 길이를 차지하게 되며, 반도체 칩의 패드의 수를 증가시키기 위해 상기 패드의 피치를 줄여야 하는 경우에 있어서, 상기 ESD 보호회로에 구비되는 다이오드의 디자인 룰(design rule)로 인하여 상기 피치를 줄이는 데 제약이 따르게 된다.
도 5는 본 발명의 바람직한 일실시예에 따른 ESD 보호회로 배치의 일예를 나 타내는 블록도이다. 도시된 바와 같이 반도체 칩 상에 하나 이상의 행으로 이루어지는 복수 개의 패드들이 스태거드 구조로 배치되며, 그 일부로서 도 5에는 칩의 외측에 형성된 패드(110, 130)와 칩의 내측에 형성된 패드(120)가 도시된다.
ESD로부터 칩 내부 회로를 보호하기 위하여, 상기 패드들(110, 120, 130) 각각에는 ESD 보호회로가 연결되며, 각 ESD 보호회로는 적어도 하나의 다이오드를 포함한다. 일예로서 각 ESD 보호회로는, N형 다이오드 및 P형 다이오드를 구비할 수 있다.
칩의 외측에 형성된 패드들 중 어느 하나의 패드를 제1 패드(110)로 정의하고, 상기 제1 패드(110)와 인접하며 칩의 내측에 형성된 패드를 제2 패드(120)로 정의할 때, 상기 제1 패드(110)의 하부에는 복수 개의 ESD 보호회로(210)가 배치된다. 바람직하게는 상기 제1 패드(110)의 하부에 배치되는 복수 개의 ESD 보호회로(210)는, 제1 패드(110)와 전기적으로 연결되는 제1 ESD 보호회로와, 제2 패드(120)와 전기적으로 연결되는 제2 ESD 보호회로로 이루어질 수 있다. 도 5에 도시된 바와 같이, 상기 제1 ESD 보호회로는 제1 패드(110)와 각각 연결되는 N형 다이오드(211) 및 P형 다이오드(212)를 구비하고, 제2 ESD 보호회로는 제2 패드(120)와 각각 연결되는 N형 다이오드(221) 및 P형 다이오드(222)를 구비한다.
또한 상기 제2 ESD 보호회로의 N형 다이오드(221) 및 P형 다이오드(222)가 제2 패드(120)에 전기적으로 연결되도록 하기 위해, 상기 반도체 칩은, 제2 패드(220)와 연결되며 상기 칩의 외측에 형성되는 두 패드(110, 130) 사이에 배치되는 도전층(300)을 더 구비할 수 있다. 이에 따라 상기 제1 패드(110)의 하부에 배치되 는 제2 ESD 보호회로(예를 들면, N형 다이오드(221) 및 P형 다이오드(222))와 상기 도전층(300)을 전기적으로 연결시킨다.
한편 미설명된 제3 패드(130)의 하부에 배치되는 복수 개의 ESD 보호회로(230) 또한, 상기 제3 패드(130)에 연결되는 ESD 보호회로(예를 들면, N형 다이오드 및 P형 다이오드)와, 상기 제3 패드(130)와 인접하며 칩의 내측에 형성되는 패드(미도시)에 연결되는 ESD 보호회로를 구비할 수 있다. 상기와 같은 ESD 보호회로의 구조가, 반도체 칩에 형성되는 스태거드 구조의 패드들 전체에 걸쳐 적용되도록 한다.
상기와 같이 구성됨에 따라, 반도체 칩의 내측에 형성된 패드열의 하부에는 ESD 보호회로를 배치하지 않기 때문에, 상기 내측의 패드열 하부에 반도체 칩의 내부 회로를 배치할 수 있으므로 반도체 칩의 사이즈, 특히 칩의 단변부의 길이(예를 들면 패드의 높이 H 방향으로의 길이)를 축소할 수 있다. 또한, 도 5의 반도체 칩의 경우 상기 도 4에서와는 달리, 하나의 다이오드(Guard-ring을 포함한)가 차지하는 폭은 두 개의 패드의 피치(2*pitch)에 해당하는 길이를 갖는다. 반도체 칩의 패드의 수를 증가시키기 위해 패드의 피치(pitch)가 줄어들고 있으나, 상기와 같이 두 개의 패드 피치(2*pitch)에 하나의 다이오드를 구현함으로써, 큰 디자인 룰을 갖는 다이오드 배치에 의한 제약이 감소하게 된다.
도 6은 본 발명의 일실시예에 따른 반도체 칩의 패드 및 ESD 보호회로의 장변부와 단변부를 나타내는 블록도이다. 반도체 칩에 형성되는 패드(예를 들면, 제1 패드 110)는 일반적으로 장변부 및 단변부를 가지며, 도시된 바와 같이 장변부는 패드의 높이(H)가 되며, 단변부는 패드의 폭이 된다.
한편, 상기 패드(110)의 하부에는 복수 개의 ESD 보호회로가 배치되며, N형 다이오드(211) 및 P형 다이오드(212)로 이루어지는 제1 ESD 보호회로가 제1 패드(110)에 연결되고, N형 다이오드(221) 및 P형 다이오드(222)로 이루어지는 제2 ESD 보호회로가 제2 패드(120)에 연결된다.
반도체 층으로 구현되는 상기 N형 다이오드(211,221) 및 P형 다이오드(212,222)는 각각 장변부(a) 및 단변부(b)를 가진다. 또한 상기 N형 다이오드(211,221) 및 P형 다이오드(212,222)를 제1 패드(110)의 하부에 배치하는데 있어서, 다이오드의 장변부(a)가 제1 패드(110)의 장변부(pitch)와 서로 직교하는 형태로 배치되도록 한다. 즉, 도 5에서 상술하였던 바와 같이 상기 다이오드는 두 개의 패드 피치(2*pitch) 당 하나의 다이오드가 배치되므로, 제1 패드(110)의 피치 방향으로 다이오드 배치할 수 있는 공간이 충분히 확보되며, 이에 따라 다이오드의 장변부를 제1 패드(11)의 피치 방향으로 배치할 수 있다.
도 7은 도 4 및 도 5의 ESD 보호회로를 패드의 피치 방향으로 절단한 단면도이다. 그 일예로서, 도 7의 (a)는 도 4의 N형 다이오드를 m-m' 방향으로 절단한 단면도이며, 특히 외측의 패드(41)에 연결되는 N형 다이오드(51a) 및 내측의 패드(42)에 연결되는 N형 다이오드(52a)가 도시된다. 한편, 도시되지는 않았으나 상기 N형 다이오드에서 N+ 반도체 층은 패드(미도시)와 연결되며 P+ 층은 소정의 접지전압에 연결되어, 패드를 통해 입력되는 정전기에 의한 네거티브(negative) 전류를 방전(discharge)한다.
상술하였던 바와 같이 도 4의 반도체 칩의 경우 하나의 패드 피치당 하나의 다이오드가 형성되며, 이와 같은 다이오드의 배치는 도 7의 (a)와 같은 반도체 층으로 구현된다. 하나의 피치당 하나의 다이오드를 구현하기 위한 P+, N+ 및 N-WELL 이 기판(P-sub)에 형성된다. 다이오드의 임계전압 특성에 따라 상기 P+와 N-WELL 간의 거리는 고정된 값을 가져야 하므로, 패드의 피치가 줄어드는 경우 상기 N+ 및 N_WELL 층의 길이를 감소시켜야 한다. 그러나 도 7의 (a)에서는 상기 N+ 및 N_WELL 층의 길이를 감소시키는데 한계가 따른다.
한편, 도 7의 (b)는 도 5의 N형 다이오드를 n-n' 방향으로 절단한 단면도이며, 특히 두 개의 패드 피치당 배치되는 다이오드의 단면도를 나타낸다. 상기 n-n' 방향으로 절단함에 따라, 패드(110)의 하부에 배치되는 N형 다이오드(211)가 도시된다.
도 5의 반도체 칩의 경우 두 개의 패드 피치당 하나의 다이오드가 형성되며, 도 7의 (b)와 같이 하나의 다이오드를 구현하기 위한 P+, N+ 및 N-WELL 이 기판(P-sub)에 형성된다. 두 개의 패드 피치당 하나의 다이오드만 배치하면 되기 때문에, 상기 N+ 및 N-WELL의 길이를 패드의 피치 방향으로 길게 형성할 수 있다. 따라서 패드의 피치가 줄어드는 것에 대응하여 상기 다이오드의 N+ 및 N-WELL의 길이를 축소시킬 수 있으므로, 패드 피치 축소에 따른 다이오드의 특성 저하문제를 개선할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균 등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명의 특징에 따르면, 반도체 칩에 구비되는 ESD 보호회로의 배치를 개선함으로써 전체적인 칩 사이즈를 축소시킬 수 있으며, 패드의 수를 증가시킴에 있어서 ESD 보호회로의 물리적 제약을 최소화할 수 있는 효과가 있다.

Claims (16)

  1. 하나 이상의 행으로 이루어지는 스태거드(staggered) 구조의 패드들; 및
    ESD(Electro-Static Discharge)로부터 칩 내부 회로를 보호하기 위하여, 상기 패드들 각각에 연결되고 적어도 하나의 다이오드를 포함하는 복수 개의 ESD 보호회로를 구비하며,
    상기 스태거드 형태의 패드들 중 반도체 칩의 외측에 형성된 제1 패드의 하부에는, 상기 제1 패드에 연결되는 제1 ESD 보호회로 및 상기 제1 패드와 인접하며 상기 반도체 칩의 내측에 형성된 제2 패드에 연결되는 제2 ESD 보호회로가 배치되는 것을 특징으로 하는 반도체 칩.
  2. 제 1항에 있어서,
    상기 제2 패드에 연결되며, 반도체 칩의 외측에 형성되고 상기 제2 패드와 인접하는 두 개의 패드 사이에 배치되는 도전층을 더 구비하는 것을 특징으로 하는 반도체 칩.
  3. 제 2항에 있어서,
    상기 제2 ESD 보호회로는, 상기 도전층에 연결되는 것을 특징으로 하는 반도체 칩.
  4. 제 1항에 있어서, 상기 제1 ESD 보호회로는,
    상기 제1 패드에 연결되는 N형 다이오드 및 P형 다이오드를 구비하는 것을 특징으로 하는 반도체 칩.
  5. 제 1항에 있어서, 상기 제2 ESD 보호회로는,
    상기 제2 패드에 연결되는 N형 다이오드 및 P형 다이오드를 구비하는 것을 특징으로 하는 반도체 칩.
  6. 하나 이상의 행으로 이루어지는 스태거드(staggered) 구조의 패드들; 및
    ESD(Electro-Static Discharge)로부터 칩 내부 회로를 보호하기 위하여, 상기 패드들 각각에 연결되고 적어도 하나의 다이오드를 포함하는 복수 개의 ESD 보호회로를 구비하며,
    상기 스태거드 형태의 패드들 중 반도체 칩의 외측에 형성된 제1 패드의 하부에는, 각각 서로 다른 패드와 연결되는 n 개(n은 2 이상의 정수)의 ESD 보호회로가 배치되는 것을 특징으로 하는 반도체 칩.
  7. 제 6항에 있어서,
    상기 n 개의 ESD 보호회로 중 제1 ESD 보호회로는 상기 제1 패드와 연결되며, 제2 ESD 보호회로 내지 제n ESD 보호회로는 상기 반도체 칩의 내측에 형성된 제2 패드 내지 제n 패드에 각각 연결되는 것을 특징으로 하는 반도체 칩.
  8. 제 7항에 있어서,
    상기 제1 패드의 하부에는 제1 ESD 보호회로 및 제2 ESD 보호회로가 배치되고,
    상기 제1 ESD 보호회로는 상기 제1 패드와 연결되며, 상기 제2 ESD 보호회로는 상기 제1 패드와 인접하여 위치하며 반도체 칩의 내측에 형성된 제2 패드에 연결되는 것을 특징으로 하는 반도체 칩.
  9. 제 8항에 있어서,
    상기 제2 패드에 연결되며, 반도체 칩의 외측에 형성되고 상기 제2 패드와 인접하는 두 개의 패드 사이에 배치되어 상기 제2 ESD 보호회로와 전기적으로 연결되는 도전층을 더 구비하는 것을 특징으로 하는 반도체 칩.
  10. 제 9항에 있어서,
    상기 어느 하나의 ESD 보호회로는, 상기 도전층에 연결되는 것을 특징으로 하는 반도체 칩.
  11. 제 6항에 있어서, 상기 복수 개의 ESD 보호회로 각각은,
    상기 패드들 각각에 연결되는 N형 다이오드 및 P형 다이오드를 구비하는 것을 특징으로 하는 반도체 칩.
  12. 하나 이상의 행으로 이루어지는 스태거드(staggered) 구조를 가지며, 각각 장변부 및 단변부의 형상을 갖는 패드들;
    상기 스태거드 형태의 패드들 중 반도체 칩의 외측에 형성된 제1 패드에 연결되며, 각각 장변부 및 단변부의 형상을 갖는 적어도 하나의 다이오드를 포함하는 제1 ESD 보호회로; 및
    상기 제1 패드와 인접하고 상기 반도체 칩의 내측에 형성된 제2 패드에 연결되며, 각각 장변부 및 단변부의 형상을 갖는 적어도 하나의 다이오드를 포함하는 제2 ESD 보호회로를 구비하며,
    상기 제1 ESD 보호회로 및 제2 ESD 보호회로는 상기 제1 패드의 하부에 배치되고, 상기 제1 ESD 보호회로 및 제2 ESD 보호회로에 구비되는 다이오드의 장변부는 상기 제1 패드의 장변부와 서로 직교하는 형태로 배치되는 것을 특징으로 하는 반도체 칩.
  13. 제 12항에 있어서,
    상기 제2 패드에 연결되며, 반도체 칩의 외측에 형성되고 상기 제2 패드와 인접하는 두 개의 패드 사이에 배치되는 도전층을 더 구비하는 것을 특징으로 하는 반도체 칩.
  14. 제 13항에 있어서,
    상기 제2 ESD 보호회로는, 상기 도전층에 연결되는 것을 특징으로 하는 반도체 칩.
  15. 제 12항에 있어서, 상기 제1 ESD 보호회로는,
    상기 제1 패드에 연결되는 N형 다이오드 및 P형 다이오드를 구비하는 것을 특징으로 하는 반도체 칩.
  16. 제 12항에 있어서, 상기 제2 ESD 보호회로는,
    상기 제2 패드에 연결되는 N형 다이오드 및 P형 다이오드를 구비하는 것을 특징으로 하는 반도체 칩.
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