TWI435432B - 靜電放電保護元件 - Google Patents

Description

靜電放電保護元件

本發明是有關於一種保護元件，且特別是有關於一種靜電放電保護元件。

靜電放電(electrostatic discharge，ESD)往往是造成積體電路發生靜電過度應力(electrostatic overstress)或是永久性損毀的主要原因，因此常見的作法是在核心電路(core circuit)與焊墊(pad)之間加入靜電放電保護元件，以防止靜電放電的損害。在諸多靜電放電保護元件中，二極體觸發矽控整流器(diode-triggered silicon controlled rectifier，DTSCR)因具有較低的觸發電壓以及快速導通的特性，故廣泛地應用在各類型的積體電路中。

圖1為習知之二極體觸發矽控整流器的剖面圖。參照圖1，二極體觸發矽控整流器100包括P型基底110以及配置在P型基底110內的P型井區120與N型井區131~134。此外，P+型摻雜區141~145與N+型摻雜區151~155交替地配置在P型井區120與N型井區131~134內。在電性連接上，由P+型摻雜區142~145與N型井區131~134所構成的多個二極體相互串接在焊墊101與接地配線GND1之間。再者，P型井區120內的P+型摻雜區141與N+型摻雜區151，以及P型基底110內的P+型摻雜區146，皆電性連接至接地配線GND1。

藉此，矽控整流器100的佈局結構將可等效成如圖2所示的電路圖。如圖2所示，二極體觸發矽控整流器100包括由PNP電晶體MP21與NPN電晶體MN2組合而成的矽控整流電路、連接成達靈頓組態(Darlington configuration)的PNP電晶體MP22~MP24以及電阻R2。在操作上，ESD事件可分類成多種模式，例如：PS模式與NS模式。其中，PS模式是於焊墊101輸入一正脈衝訊號且接地配線GND1接地，而NS模式則是於焊墊101輸入一負脈衝訊號且接地配線GND1接地。當來自焊墊101的靜電訊號為正脈衝訊號時，亦即PS模式的ESD事件發生時，PNP電晶體MP22~MP24將貢獻微小的電流，以觸發由PNP電晶體MP21與NPN電晶體MN2組合而成的矽控整流電路。藉此，來自焊墊101的正脈衝訊號將可透過矽控整流電路導引至接地配線GND1。

然而，當來自焊墊101的靜電訊號為負脈衝訊號時，亦即NS模式的ESD事件發生時，二極體觸發矽控整流器100將無法提供放電路徑。換言之，二極體觸發矽控整流器100並不具有NS模式的靜電放電保護功能，因此積體電路必需額外設置反向的二極體D2。此外，當核心電路102正常操作時，由N型井區131~134與P+型摻雜區142~145所形成的二極體串將偏壓在順向偏壓下。此時，二極體觸發矽控整流器100中等效的PNP電晶體MP22~MP24將產生縱向的漏電路徑，進而導致二極體觸發矽控整流器100產生龐大的漏電流。

換言之，二極體觸發矽控整流器100將無法滿足高速傳輸元件所需之低漏電流的條件，進而無法應用在高速傳輸元件上。此外，二極體觸發矽控整流器100並不具有NS模式的靜電放電保護功能。

本發明提供一種靜電放電保護元件，利用N型深井區中的P型井區與N+型摻雜區來形成二極體串，以阻隔縱向漏電路徑的產生。藉此，本發明之靜電放電保護元件將可應用在高速傳輸元件上。

本發明提供一種靜電放電保護元件，利用N型深井區與P型基底來形成反向的二極體。藉此，本發明之靜電放電保護元件將具有PS模式與NS模式的靜電放電保護功能。

本發明提出一種靜電放電保護元件，具有第一連接端與第二連接端，並包括P型基底、M個第二P型井區、多個第一P+型摻雜區以及多個第一N+型摻雜區，M為大於1的整數。P型基底具有第一P型井區、N型井區以及N型深井區。其中，N型深井區電性連接第一連接端，P型基底電性連接第二連接端。所述M個第二P型井區配置於N型深井區內。這些第一P+型摻雜區分別配置在第一P型井區、N型井區以及這些第二P型井區內。這些第一N+型摻雜區分別配置在第一P型井區、N型井區以及這些第二P型井區內，且這些第一N+型摻雜區與這些第一P+型摻雜區交替配置。

在本發明之一實施例中，上述之位在第一P型井區內的第一P+型摻雜區與第一N+型摻雜區電性連接至第二連接端。位在N型井區內的第一P+型摻雜區與第一N+型摻雜區分別電性連接至第一連接端與第1個第二P型井區內的第一P+型摻雜區。第i個第二P型井區內的第一N+型摻雜區電性連接至第i+1個第二P型井區內的第一P+型摻雜區，且第M個第二P型井區內的第一N+型摻雜區電性連接至第二連接端，i為整數且1≦i≦(M-1)。

在本發明之一實施例中，上述之N型井區位在第一P型井區與N型深井區之間，且N型井區與第一P型井區相接觸，N型井區與N型深井區互不接觸。

在本發明之一實施例中，上述M個第二P型井區互不接觸。

在本發明之一實施例中，上述之靜電放電保護元件更包括第二N+型摻雜區。其中，第二N+型摻雜區配置在N型深井區內，並相鄰於第M個第二P型井區，且N型深井區透過第二N+型摻雜區電性連接第一連接端。

在本發明之一實施例中，上述之靜電放電保護元件更包括第二P+型摻雜區。其中，第二P+型摻雜區配置於P型基底內，並相鄰於N型深井區，且P型基底透過第二P+型摻雜區電性連接第二連接端。

本發明提出一種靜電放電保護元件，具有第一連接端與第二連接端，並包括P型基底、第二P型井區、多個第一P+型摻雜區以及多個第一N+型摻雜區。P型基底具有第一P型井區、N型井區以及N型深井區，其中N型深井區電性連接第一連接端，P型基底電性連接第二連接端。第二P型井區配置於N型深井區內。這個第一P+型摻雜區分別配置在第一P型井區、N型井區以及第二P型井區內。這些第一N+型摻雜區分別配置在第一P型井區、N型井區以及第二P型井區內，且這些第一N+型摻雜區與這些第一P+型摻雜區交替配置。

在本發明之一實施例中，上述之位在第一P型井區內的第一P+型摻雜區與第一N+型摻雜區電性連接至第二連接端。位在N型井區內的第一P+型摻雜區與第一N+型摻雜區分別電性連接至第一連接端與第二P型井區中的第一P+型摻雜區。位在第二P型井區內的第一N+型摻雜區電性連接至第二連接端。

基於上述，本發明是將N型深井區設置在P型基底內，並在N型深井區設置由P型井區與N+型摻雜區所構成的二極體串。此外，N型深井區電性連接至第一連接端連，且P型基底電性連接至第二連接端。藉此，當靜電放電事件發生時，靜電放電保護元件將可利用N型深井區內的二極體串來觸發其內部的矽控整流電路，或是導通其內部的反向二極體。此外，當核心電路正常操作時，N型深井區將藉由元件的第一連接端連接至焊墊，進而偏壓在反向電壓下。藉此，本發明之靜電放電保護元件將同時具有PS模式與NS模式的靜電放電保護功能，並可應用在高速傳輸元件上。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖3為依據本發明之ㄧ實施例之靜電放電保護元件的剖面圖，其中靜電放電保護元件300具有第一連接端TM31與第二連接端TM32，且為了說明方便起見同一個第二連接端TM32分別標示在不同處。參照圖3，靜電放電保護元件300包括P型基底310、P型井區320、N型井區330、N型深井區340、多個P型井區351~353、多個P+型摻雜區361~366以及多個N+型摻雜區371~376。

在配置上，P型井區320、N型井區330以及N型深井區340配置於P型基底310內。此外，N型井區330位在P型井區320與N型深井區340之間。N型井區330與P型井區320相接觸，且N型井區330與N型深井區340互不接觸。再者，P型井區351~353配置於N型深井區340內，且P型井區351~353互不接觸。

另ㄧ方面，P型井區320、N型井區330以及配置於N型深井區340內的P型井區351~353各自包括一個P+型摻雜區與一個N+型摻雜區，例如：P型井區320內配置有P+型摻雜區361與N+型摻雜區371，N型井區330內配置有P+型摻雜區362與N+型摻雜區372。此外，位在P型井區320、N型井區330以及P型井區351~353中的P+型摻雜區361~365與N+型摻雜區371~375交替配置。

在電性連接上，P型井區320內的P+型摻雜區361與N+型摻雜區371電性連接至第二連接端TM32。N型井區330內的P+型摻雜區362與N+型摻雜區372分別電性連接至第一連接端TM31與P型井區351內的P+型摻雜區363。針對P型井區351~353內的摻雜區來看，N+型摻雜區373電性連接至P+型摻雜區364，N+型摻雜區374電性連接至P+型摻雜區365，且N+型摻雜區375電性連接至第二連接端TM32。

此外，N+型摻雜區376配置在N型深井區340內，並相鄰於P型井區353。再者，N+型摻雜區376電性連接至第一連接端TM31。換言之，N型深井區340將可透過N+型摻雜區376電性連接至第一連接端TM31。另ㄧ方面，P+型摻雜區366配置於P型基底310內，並相鄰於N型深井區340。此外，P+型摻雜區366電性連接至第二連接端TM32。換言之，P型基底310可透過P+型摻雜區366電性連接至第二連接端TM32。

圖4為用以說明圖3之靜電放電保護元件的等效電路圖。請同時參照圖3與圖4，在實際應用上，靜電放電保護元件300的兩端TM31與TM32可分別連接至積體電路中的焊墊301與接地配線GND3，且靜電放電保護元件300用以避免靜電放電事件對核心電路302所造成的損害。就佈局結構來看，N+型摻雜區371、P型井區320以及N型井區330將形成橫向的NPN電晶體MN4，且P+型摻雜區362、N型井區330以及P型基底310將形成縱向的PNP電晶體MP41。藉此，NPN電晶體MN4與PNP電晶體MP41將可形成一矽控整流電路。此外，電阻R4則是P型井區320所貢獻的等效電阻。

再者，P型井區351、N型深井區340以及P型基底310將形成縱向的PNP電晶體MP42。相似地，P型井區352、N型深井區340以及P型基底310將形成縱向的PNP電晶體MP43，且P型井區353、N型深井區340以及P型基底310將形成縱向的PNP電晶體MP44。另ㄧ方面，P型井區351與N+型摻雜區373將形成二極體D41，P型井區352與N+型摻雜區374將形成二極體D42，且P型井區353與N+型摻雜區375將形成二極體D43。亦即，N型深井區340內的P型井區351~353以及N+型摻雜區373~375將形成一二極體串，亦即由二極體D41~D43串接而成的二極體串。此外，N型深井區340與P型基底310將形成反向的二極體D44。

換言之，P型井區320、N型井區330以及摻雜區361~362與371~372主要是用以構成一矽控整流電路，而N型深井區340內的二極體串則是用以觸發所述的矽控整流電路。因此，靜電放電保護元件300係為一種二極體觸發矽控整流器(diode-triggered SCR)。

在實際應用上，當來自焊墊301的靜電訊號為正脈衝訊號，亦即PS模式的ESD事件發生時，則此時二極體串將提供微小的電流，進而觸發由NPN電晶體MN4與PNP電晶體MP41所形成的矽控整流電路。藉此，來自焊墊301的正脈衝訊號將可透過矽控整流電路所提供的大電流路徑導引至接地配線GND3。此外，當來自焊墊301的靜電訊號為負脈衝訊號時，亦即NS模式的ESD事件發生時，則此時的二極體D44將導通，進而提供導通至接地配線GND3的路徑給負脈衝訊號。換言之，在實際應用上，靜電放電保護元件300無需額外設置一個反向的二極體，就同時具有PS模式與NS模式的靜電放電保護功能。

再者，就靜電放電保護元件300的佈局結構來看，等效的PNP電晶體MP42~MP44不會形成達靈頓組態。此外，P型井區與N+型摻雜區所形成的二極體串是配置在N型深井區340內，且N型深井區340是電性連接至焊墊301。因此，當核心電路302正常操作時，N型深井區340將偏壓在反向電壓下，進而阻隔了縱向漏電路徑的產生。亦即，當核心電路302正常操作時，靜電放電保護元件300中的等效PNP電晶體MP42~MP44將不會產生漏電路徑。換言之，當核心電路302正常操作時，靜電放電保護元件300並不會產生龐大的漏電流。藉此，靜電放電保護元件300將可滿足高速傳輸元件所需之低漏電流的條件，進而可以應用在高速傳輸元件上。

值得一提的是，圖3實施例所列舉的二極體串是由3個二極體D41~D43串接而成，但其並非用以限定本發明，本領域具有通常知識者也可依設計所任意需更改二極體串的組成個數。舉例來說，N型深井區340內的二極體串可由M個二極體串接而成，M為大於1的整數。此時，N型深井區340內將設置M個P型井區。此外，在電性連接上，第1個P型井區內的P+型摻雜區電性連接至N型井區330內的N+型摻雜區372。第i個P型井區內的N+型摻雜區電性連接至第i+1個P型井區內的P+型摻雜區，且第M個P型井區內的N+型摻雜區電性連接至第二連接端TM32，i為整數且1≦i≦(M-1)。

除此之外，倘若應用在低壓操作下，N型深井區340內的二極體串也可由單一個二極體所構成。此時，N型深井區340內將配置單一個P型井區。此外，針對N型深井區340內的單一個P型井區來看，其內部的P+型摻雜區電性連接至N型井區330內的N+型摻雜區372，且其內部的N+型摻雜區則電性連接至第二連接端TM32。

綜上所述，本發明是將N型深井區設置在P型基底內，並在N型深井區設置由P型井區與N+型摻雜區所構成的二極體串。藉此，當靜電放電事件發生時，靜電放電保護元件將可利用N型深井區內的二極體串來觸發其內部的矽控整流電路，或是導通其內部的反向二極體。此外，當核心電路正常操作時，N型深井區將藉由元件的第一連接端連接至焊墊，進而偏壓在反向電壓下。如此一來，將可阻隔縱向漏電路徑的產生，進而抑制靜電放電保護元件之漏電流的產生。換言之，本發明之靜電放電保護元件同時具有PS模式與NS模式的靜電放電保護功能，並可應用在高速傳輸元件上。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．二極體觸發矽控整流器

110、310．．．P型基底

120、320、351~353．．．P型井區

131~134、330．．．N型井區

141~146、361~366．．．P+型摻雜區

151~155、371~376．．．N+型摻雜區

GND1、GND3．．．接地配線

101、301．．．焊墊

102、302．．．核心電路

MP21~MP24、MP41~MP44．．．PNP電晶體

MN2、MN4．．．NPN電晶體

R2、R4．．．電阻

D2、D41~D44．．．二極體

300．．．靜電放電保護元件

TM31．．．第一連接端

TM32．．．第二連接端

340．．．N型深井區

圖1為習知之二極體觸發矽控整流器的剖面圖。

圖2為用以說明習知之二極體觸發矽控整流器的等效電路圖。

圖3為依據本發明之ㄧ實施例之靜電放電保護元件的剖面圖。

圖4為用以說明圖3之靜電放電保護元件的等效電路圖。

300．．．靜電放電保護元件

310．．．P型基底

320、351~353．．．P型井區

330．．．N型井區

340．．．N型深井區

361~366．．．P+型摻雜區

371~376．．．N+型摻雜區

301．．．焊墊

TM31．．．第一連接端

TM32．．．第二連接端

GND3．．．接地配線

Claims (11)

1. 一種靜電放電保護元件，具有一第一連接端與一第二連接端，並包括：
   　　一P型基底，具有一第一P型井區、一N型井區以及一N型深井區，其中該N型深井區電性連接該第一連接端，該P型基底電性連接該第二連接端；
   　　M個第二P型井區，配置於該N型深井區內，其中M為大於1的整數；
   　　多個第一P+型摻雜區，分別配置在該第一P型井區、該N型井區以及該些第二P型井區內；以及
   　　多個第一N+型摻雜區，分別配置在該第一P型井區、該N型井區以及該些第二P型井區內，且該些第一N+型摻雜區與該些第一P+型摻雜區交替配置。
2. 如申請專利範圍第1項所述之靜電放電保護元件，其中位在該第一P型井區內的該第一P+型摻雜區與該第一N+型摻雜區電性連接至該第二連接端，位在該N型井區內的該第一P+型摻雜區與該第一N+型摻雜區分別電性連接至該第一連接端與第1個第二P型井區內的該第一P+型摻雜區，第i個第二P型井區內的該第一N+型摻雜區電性連接至第i+1個第二P型井區內的該第一P+型摻雜區，且第M個第二P型井區內的該第一N+型摻雜區電性連接至該第二連接端，i為整數且1≦i≦(M-1)。
3. 如申請專利範圍第1項所述之靜電放電保護元件，其中該N型井區位在該第一P型井區與該N型深井區之間，且該N型井區與該第一P型井區相接觸，該N型井區與該N型深井區互不接觸。
4. 如申請專利範圍第1項所述之靜電放電保護元件，其中該些第二P型井區互不相連。
5. 如申請專利範圍第1項所述之靜電放電保護元件，更包括：
   　　一第二N+型摻雜區，配置在該N型深井區內，並相鄰於第M個第二P型井區，其中該N型深井區透過該第二N+型摻雜區電性連接該第一連接端。
6. 如申請專利範圍第1項所述之靜電放電保護元件，更包括：
   　　一第二P+型摻雜區，配置於該P型基底內，並相鄰於該N型深井區，其中該P型基底透過該第二P+型摻雜區電性連接該第二連接端。
7. 一種靜電放電保護元件，具有一第一連接端與一第二連接端，並包括：
   　　一P型基底，具有一第一P型井區、一N型井區以及一N型深井區，其中該N型深井區電性連接該第一連接端，該P型基底電性連接該第二連接端；
   　　一第二P型井區，配置於該N型深井區內；
   　　多個第一P+型摻雜區，分別配置在該第一P型井區、該N型井區以及該第二P型井區內；以及
   　　多個第一N+型摻雜區，分別配置在該第一P型井區、該N型井區以及該第二P型井區內，且該些第一N+型摻雜區與該些第一P+型摻雜區交替配置。
8. 如申請專利範圍第7項所述之靜電放電保護元件，其中位在該第一P型井區內的該第一P+型摻雜區與該第一N+型摻雜區電性連接至該第二連接端，位在該N型井區內的該第一P+型摻雜區與該第一N+型摻雜區分別電性連接至該第一連接端與該第二P型井區中的該第一P+型摻雜區，且位在該第二P型井區內的該第一N+型摻雜區電性連接至該第二連接端。
9. 如申請專利範圍第7項所述之靜電放電保護元件，其中該N型井區位在該第一P型井區與該N型深井區之間，且該N型井區與該第一P型井區相接觸，該N型井區與該N型深井區互不接觸。
10. 如申請專利範圍第7項所述之靜電放電保護元件，更包括：
    　　一第二N+型摻雜區，配置在該N型深井區內，並相鄰於該第二P型井區，其中該N型深井區透過該第二N+型摻雜區電性連接該第一連接端。
11. 如申請專利範圍第7項所述之靜電放電保護元件，更包括：
    　　一第二P+型摻雜區，配置於該P型基底內，並相鄰於該N型深井區，其中該P型基底透過該第二P+型摻雜區電性連接該第二連接端。