TWI422005B - 靜電放電保護元件結構 - Google Patents

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Tung Yung Chen
Kun Hsien Lin
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Description

靜電放電保護元件結構
本發明係有關一種保護元件結構，特別是關於一種靜電放電保護元件結構。
二極體是結構最簡單，也是最常應用於積體電路(IC)內部的靜電放電防護元件(ESD protection device)。傳統的二極體ESD保護電路如第1圖所示，使用這種二極體串接所構成的ESD保護電路，隨著二極體串接的數目愈多，產生基底漏電電流(substrate leakage current)的數量就愈大。造成串接二極體ESD保護電路發生基底漏電電流的原因，是因為傳統P+/NW二極體與P基底(substrate)的結構中，存在一寄生PNP雙載子接面電晶體(BJT)元件。當二極體串接在一起時，這些寄生於P+/NW二極體結構的PNP BJT會組成一達靈頓電路(Darlington Circuit)，當二極體的串接數量愈多，寄生PNP BJT元件組成的達靈頓電路增益值就愈大，ESD保護電路產生的基底漏電電流就會愈多。
為了解決上述問題，美國專利號6617650、6972476、7696580分別揭露出改進二極體結構，以解決使用傳統二極體所組成的ESD保護電路時，會發生基底漏電電流的問題。然而，上述美國專利中的P+/NW二極體及ESD保護電路皆具有相同的缺點。當ESD保護電路使用的二極體數量愈多，ESD保護電路提供的放電路徑阻抗值就愈大，ESD電流不易經由ESD保護電路提供的放電路徑流向接地端，改透過IC晶片內部其他阻抗值較低的路徑流向接地端，此舉容易造成IC晶片的內部電路遭受到ESD電流的衝擊而損毀。第2圖為二極體靜電放電保護電路之傳輸線觸波產生器(TLP)之電流與電壓曲線圖。從第2圖可知，當二極體串接的數量變多時，ESD保護電路的導通電阻斜率也會變大。這表示在高電流的操作條件下，由較多二極體所組成的ESD保護電路，其箝制電壓(Clamping Voltage,Vclamp)會變的更高，無法有效保護IC晶片的內部電路。
因此，本發明係在針對上述之困擾，提出一種靜電放電保護元件結構，以解決習知所產生的問題。
本發明之主要目的，在於提供一種靜電放電保護元件結構，其係使用至少一驟迴串接結構，以提供一較低之啟動(turn-on)電壓與一極低之握住電壓(holding voltage)。當可提供具有低阻抗路徑之靜電放電路徑之靜電放電保護元件，以串接方式構成一靜電放電保護電路時，靜電放電保護電路能有效將靜電放電電壓箝制在PN接面(或MOS閘極氧化層)之崩潰電壓以下，以避免內部積體電路(IC)功能異常或損壞。
為達上述目的，本發明提供一種靜電放電保護元件結構，其係包含一半導體基板與設於半導體基板上之一N型磊晶層。至少一驟迴串接結構係設於N型磊晶層中，且驟迴串接結構更包含一第一P型井區與一第二P型井區。一第一、第二重摻雜區設於第一P型井區中，第一、第二重摻雜區互為相異型。又一第三、第四重摻雜區設於第二P型井區中，第三、第四重摻雜區互為相異型，第二、第三重摻雜區互為相異型，且相互電性連接。在第一重摻雜區接收一靜電放電(ESD)訊號時，一靜電放電電流依序經由第一重摻雜區、第一P型井區、N型磊晶層與第二P型井區，流至第四重摻雜區。
茲為使　貴審查委員對本發明之結構特徵及所達成之功效更有進一步之瞭解與認識，謹佐以較佳之實施例圖及配合詳細之說明，說明如後：
請參閱第3圖，本發明之靜電放電(ESD)保護元件包含一作為半導體基板12之一P型半導體基板。半導體基板12上設有一N型磊晶層14，且至少一驟迴串接結構16設於N型磊晶層14中。在此實施例中，驟迴串接結構16之數量係以一為例。驟迴串接結構16包含一第一P型井區18與一第二P型井區20，其係接設於N型磊晶層14中，且一第一、第二重摻雜區22、24設於第一P型井區18中，一第三、第四重摻雜區26、28設於第二P型井區20中。其中，第一、第二重摻雜區22、24互為相異型，第三、第四重摻雜區26、28互為相異型，又第二、第三重摻雜區24、26互為相異型，並透過一金屬線相互電性連接。因此，在此實施例中，第一、第三重摻雜區22、26皆為P型重摻雜區，第二、第四重摻雜區24、28皆為N型重摻雜區。此外，驟迴串接結構16更包含一N型重摻雜區30，其係設於N型磊晶層14中，並透過一金屬線，電性連接第一重摻雜區22與一陽極，另第四重摻雜區28亦透過一金屬線，電性連接一陰極。在N型磊晶層14中更設有至少一深溝渠隔離結構32，其深度係大於N型磊晶層14之厚度，並包圍N型重摻雜區30、第一P型井區18與第二P型井區20。
請參閱第4圖。當陽極之電壓訊號小於二倍二極體導通電壓(cut-in voltage)時，靜電放電保護元件結構為關閉之狀態。當陽極之電壓訊號大於二倍二極體導通電壓時，靜電放電保護元件結構為開啟之狀態，當具有較高能量之電壓或電流訊號，如ESD訊號，出現於陽極時，一啟動(turn-on)電流從第一重摻雜區22依序經過第一P型井區18、第二重摻雜區24、第三重摻雜區26、第二P型井區20，流至第四重摻雜區28，其電流路徑如路徑1(Path 1)所示。當更高能量之ESD訊號出現於陽極時，第一重摻雜區22接收此一更高能量的ESD訊號，ESD電流將變成由第一重摻雜區22依序經過第一P型井區18、N型磊晶層14、第二P型井區20，流至第四重摻雜區28，如路徑2(Path 2)所示的放電路徑，將ESD電流引導至接地端。與path1相比，path2提供更低阻抗的放電路徑，因此可將更高能量的ESD電流更有效地從陽極釋放至陰極，使陽極之ESD電壓被箝制在一低電壓值(約1伏特)。
請同時參閱第4圖與第5圖，當陽極之電壓略大於作為一啟動電壓(turn-on voltage)之二倍二極體導通電壓Vc時，電流係沿Path 1從陽極流至陰極。當陽極之電壓上升至Vt時，Path 2會被建立，且驟迴現象會發生，使靜電放電保護元件結構之握住電壓(holding voltage)下降至約1伏特。換言之，由於具極低阻抗之Path 2的形成，靜電放電保護元件結構在高電流的操作條件下，仍然會維持在一低電壓的操作狀態。
請參閱第6圖，其係為本發明之靜電放電保護電路之結構剖視圖。靜電放電保護電路與靜電放電保護元件結構之差別在於，靜電放電保護電路包含複數個驟迴串接結構16，且驟迴串接結構16利用第四、第一重摻雜區28、22連接下一個驟迴串接結構16。又，深溝渠隔離結構32係隔離每一驟迴串接結構16。由於靜電放電保護元件結構在高電流的操作條件下，會將電壓箝制在一低電壓的狀況。為避免雜訊誤觸發動作，靜電放電保護電路是採用串接的方式設計，依照電源電壓的大小，提供不同的串接數量，避免影響積體電路(IC)的正常操作。
以1.8V之電源間ESD防護電路設計為例，可採用兩個串聯之驟迴串接結構或四個二極體串聯的設計方式。如第7圖所示，粗線代表由兩個串聯之驟迴串接結構所構成之保護電路，細線則代表由四個二極體串聯所構成之保護電路。此兩種保護電路皆在Vc為2.4伏特時啟動。對二極體串聯所構成之ESD保護電路而言，ESD電流愈高，則箝制電壓愈高。當由兩個驟迴串接結構所構成之保護電路操作在Vt1時，則驟迴串接結構之驟迴(snap-back)現象會發生，且保護電路會將操作電壓箝制在Vh為2伏特之處。換言之，本發明之保護電路之箝制電壓，係遠小於由串聯二極體所構成之ESD保護電路。所以，由驟迴串接結構構成之ESD保護電路能有效地將ESD電壓箝制在PN接面(或MOS閘極氧化層)之崩潰電壓以下，避免內部IC功能異常或損壞。
綜上所述，本發明採用驟迴串接結構，以提供較低之啟動電壓及極低之握住電壓，使IC之內部電路得以被保護。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
10．．．二極體
12．．．半導體基板
14．．．N型磊晶層
16．．．驟迴串接結構
18．．．第一P型井區
20．．．第二P型井區
22．．．第一重摻雜區
24．．．第二重摻雜區
26．．．第三重摻雜區
28．．．第四重摻雜區
30．．．N型重摻雜區
32．．．深溝渠隔離結構
第1圖為先前技術之靜電放電(ESD)保護電路示意圖。
第2圖為先前技術之靜電放電保護電路之傳輸線觸波產生器(TLP)之電流與電壓曲線圖。
第3圖為本發明之靜電放電保護元件之結構剖視圖。
第4圖為本發明之具靜電放電電流路徑之靜電放電保護元件之結構剖視圖。
第5圖為本發明之靜電放電保護電路之傳輸線觸波產生器之電流與電壓曲線圖。
第6圖為本發明之靜電放電保護電路之結構剖視圖。
第7圖為本發明之二個串接之驟迴串接結構與四個串接二極體所組成之靜電放電保護電路之傳輸線觸波產生器之電流與電壓曲線圖。
12．．．半導體基板
14．．．N型磊晶層
16．．．驟迴串接結構
18．．．第一P型井區
20．．．第二P型井區
22．．．第一重摻雜區
24．．．第二重摻雜區
26．．．第三重摻雜區
28．．．第四重摻雜區
30．．．N型重摻雜區
32．．．深溝渠隔離結構

Claims (6)

  1. 一種靜電放電保護元件結構，包含：一半導體基板；一N型磊晶層，其係設於該半導體基板上；至少一驟迴串接結構，其係設於該N型磊晶層中，該驟迴串接結構更包含：一第一P型井區，其係設於該N型磊晶層中，且一第一、第二重摻雜區設於該第一P型井區中，該第一、第二重摻雜區互為相異型；以及一第二P型井區，其係設於該N型磊晶層中，且一第三、第四重摻雜區設於該第二P型井區中，該第三、第四重摻雜區互為相異型，該第二、第三重摻雜區互為相異型，且相互電性連接，在該第一重摻雜區接收一靜電放電(ESD)訊號時，一靜電放電電流依序經由該第一重摻雜區、該第一P型井區、該N型磊晶層與該第二P型井區，流至該第四重摻雜區。
  2. 如請求項1所述之靜電放電保護元件結構，其中該第一重摻雜區接收該靜電放電訊號時，一啟動(turn-on)電流依序經由該第一重摻雜區、該第一P型井區、該第二重摻雜區、該第三重摻雜區與該第二P型井區，流至該第四重摻雜區。
  3. 如請求項1所述之靜電放電保護元件結構，更包含至少一深溝渠隔離結構，其係設於該N型磊晶層中，且該深溝渠隔離結構之深度係大於該N型磊晶層之厚度，並包圍該第一P型井區與該第二P型井區。
  4. 如請求項1所述之靜電放電保護元件結構，其中該驟迴串接結構更包含一N型重摻雜區，其係設於該N型磊晶層中，並電性連接該第一重摻雜區。
  5. 如請求項1所述之靜電放電保護元件結構，其中該第一、第三重摻雜區為P型重摻雜區，該第二、第四重摻雜區為N型重摻雜區。
  6. 如請求項1所述之靜電放電保護元件結構，其中該半導體基板為P型半導體基板。
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