JPS61256737A - 高電圧ｉｃの検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高電圧回路と制−用の論理回路を同一テップに
内蔵した高耐圧ＩＣの検査方法に関する。

（従来技術とその問題点） ドツトマトリ、クス型のＰＤＰ、ＥＬ、螢光表示管等の
ような表示デバイスでは、１００Ｖ以上の電圧パルスを
供給することにより表示が行なわれる。これらを表示す
る為には、駆動電極数に対応した数の駆動用高ｔｆＥス
イ、テング回路が必要である。

従ってコスト及び面積の上でも複数の高電圧スイッチン
グ回路をＩＣ化したものを用いるのが好ましい。その為
１つのテップにできるだけ多数の回路を内蔵したＩＣを
開発することが要求される。

このような高電圧ＩＣを構成する為の高電圧トランジス
タとして、ＩＣ化しやすい横型のオフセットゲート形の
高電圧ＭＯＳ）ランジスタが有望視されている。

第８図は、横型のオフセットゲート形高電圧ＭＯＳトラ
ンジスタの平面図である０図に示すように、高ｔｌｆＭ
ＯＳ）ランジスタを、小さな面積で大きな電流がとれる
ように櫛形構造にすることが知られている。内側の部分
がドレインに相当し、ドレインを囲むようにゲート電極
、ンースが形成されている。高電圧信号は、ドレイン端
子から取シ出されるようになっておシ、図中の１５は、
ドレインパッド（ここで用いられているパッドとは入出
力端子のことである）である。

第９図は、第８図のＣ−Ｃ’断面図である。第９図にお
いて２５はＰ聾のシリコン基板（不純物濃度的６　Ｘ　
ｌ　Ｏ”　／Ｊ）である０１６は高濃度Ｎ属領−よシな
るドレイン領域、１７はＮ型の低不純物濃度のオフセッ
トゲート領域である。１８は高濃度Ｐｆｉ領域よりなる
アース拡散領域、１９は低抵抗の多結晶シリコンよシな
るゲート電極である。２０はドレイン電極、２１はソー
ス電極である。２２はＣＶＤ＃Ｒ化膜による電極用保獲
膜。

２３は高濃度Ｐ属領域よシなる埋め込みアース領域であ
る。２４は高濃ｌｉＮ型領域よりなるソース領域である
。

ここで、ノース１−基板間の接合が順バイアスされない
ようにアース拡散領域１８とｎ＋ソース領域２４をソー
ス電極２１を介して等電位にせしめている。これは高電
圧トランジスタの負性抵抗。

永久破壊を抑止するためであり、このことについては、
既に％願昭５８−１３０１４３号明細書に示されている
０ 従って寄生効果を抑止するためにこのアース拡散領域１
８は、第９図に示された高電圧ＭＯＳ）ランジスタにと
っては必ず必要な領域である。

このような構造の高電圧ＭＯＳトランジスタをテッグ内
に配列する場合には、通常ドレインノくラド１５が容易
にパッケージのリード端子にボンディング配線されるよ
うに、高電圧ＭＯＳトランジスタはチ、グの周囲に配列
される０ 第１Ｏ図に高電圧ＩＣテ、プ構成の１例を示す０図面に
おいて１２は数個例えば６４個の高ｔｌｆＭ０８トラン
ジスタ群、１３は論理回路である。

１４は論理回路のパッド群である０ 第１Ｏ図に示されているＩＣテ、グにおいて、テ、グの
周辺部に配列されるのは、誕電王ＭＯＳトランジスタ１
２と論理回路のノ（ラド群１４である０ ところでそれぞれのテ、グは、その周辺部がスクライブ
されることにより、パッケージに封入される。従ってス
クライプのクラックは主にテッグ周辺部に入ることにな
るｏしかし論理回路のパッド群１４は、大きな面′Ｉｆ
ｊｔ（約１００μｍ角のアルミ電極パッド）で構成され
ておシ、多少のクラックが入ったとしても歩留まりを低
下させることはない。−刃高電圧ＭＯＳ）ランジスタ群
１２においては、トランジスタとして動作する部分が、
パ１．ドの外側に形成されている０従ってこの部分にク
ラックが入った場合には、高’ｉ［ｉＥＭＯＳ）ランジ
スタのアルミｔｍ配線、あるいはポリシリコン電極配線
の断線となり、ＩＣの歩留ま９を低下さ慣食する為には
、１個１１１！のトランジスタをチェ、りしていかなけ
ればならなかった。

（発明の目的） 本発明の目的は、上述した従来の欠点を除去した高電圧
ＩＣの検査方法を提供することにある。

＝（発明の構成） 本発明の高電圧ＩＣの検査方法は、中大部に論理回路を
配置し１周辺部に前記論理回路のパッド群および接地層
を有する高電圧ＭＯＳトランジスタ群を配置し、前記パ
ッド群、高電圧ＭＯＳ）ランジスタ群の外周部に接地電
位にした配線を配置した高電圧ＩＣを、前記配線のパッ
ドと前記接地層のパッドとの間の導通の有無により検査
することを特徴とする。

（発明の原理） 本発明においては、高［ＥＥＭＯＳ）ランジスタの外側
に断線のチェックをする為の配線を設けである０ この配線の一端においてシリコン基板のアース拡散領域
と配線とのコンタクトをとるようにしである。他の一端
においては、配線のパッドを設けである。ところで高電
圧ＭＯＳ）ランジスタのアース拡散領域として用いられ
る部分に対しては、抵抗が高くならないように数箇所パ
ッドを設け、外部電極により等電位にしている。従って
断線のチェ、りを行う為には配線の近傍のアース拡散領
域のパッドと他端部の配線のパッドとの間で導通を検査
することにより配線の断線を検査できる０（実施例） 以下、本発明の実施例について図面を参照して詳細に説
明する。

第１図は、本発明の第１の実施例における＾電圧ＩＣテ
ッグの構成を示す平面図である０図において、１２は６
４個の高電圧ＭＯＳトランジスタからなる＾電［ＭＯＳ
トランジスタ群、１３は論理回路、１４は論ｆ１（ロ）
路１３のパッド群である０３０は検査用のアルミ配線、
３１は３０のアルミ配線のパッド領域である０３２は、
アース拡散層のパッド領域である。

又、第２図は第１図中のＡ−Ａ’断面図である０２１は
高電圧トランジスタのソース電極、１８はアース拡散領
域である。図において左側部に高電圧トランジスタの素
子部が形成される。

ここで検査用のアルミ配線３０はトランジスタを形成す
る為のアルミ電極と同一工程で形成される。例えば高電
圧トランジスタのソース電極２１との間隔りを５μｍに
し、アルミ配線３０を１０μｍの幅で形成する。このア
ルミ配＠３０は第２図に示すようにこの断面近傍でのみ
アース拡散領域とコンタクトがとれるようにする。他の
部分では保護膜３８上を這うようにする。又、アース拡
散領域１８と等電位のソース電極２１についてはシール
ド効果を高める為に数箇所にパッドを設け、パッケージ
の外部に引き出した線を介して等電位にする。

例えばこのアース拡散領域のパッドはテッグ面積の増加
につながらないように空いている空間に形成される。

第１図においては人！パッド領域３２〜３４が設けられ
ている。高電圧トランジスタ周辺部の断線の検査は配線
用のパッド３１とアース拡散層のパッド３２の間の導通
を検査することによシ行なわれる。

第３図に本発明の第２の実施例を説明するための図を示
す。第１図と同一番号は、同一構成要素を表わす。本実
施例は、第１図に示されたアルミ配＄３０のかわりにポ
リシリコン配線３５を用いた場合である。この場合にお
いては、第１図工のＡの部分に対応する部分の断面構造
は第３図のようになる。このポリシリコン配線３５はト
ランジスタのポリシリコン電極（第９図１９）と同時に
形成される。例えばこのポリシリコン配線は１０μｍの
幅で形成される。

そして第１の実施例のＡの部分と同じようにポリシリコ
ン配線とアース拡散領域をアルミ電極を介してコンタク
トをとシ等電位にしている０他の部分では保護膜３８上
を這うようにする０又、第１図のＢの部分に対応する部
分においてアルミバ、ド領域３１とコンタクトをとるよ
うにする０以上の構造にすることによりポリシリコン配
線の断線の検査は、アース拡散層のパッドとポリ７リコ
ン配線のパッドとの間の導通を検査することにより行な
われる。

第４図に本発明の第３の実施例を説明するための高電圧
ＩＣテッグの構成を示す。第３の実施例は、上記第１．
及び第２の実施例を同時に用いた場合である。ここで第
１図と同一番号は同一構成要素を表わす。図において３
０はアルミ配線。

３５はポリシリコン配線、３６はアルミパッド領域であ
る。第３の実施例においてはＣの部分で第３図に示され
ているようにポリシリコン配線３５とアース拡散領域１
８とのコンタクトをとる。次にＤの部分でアルミ配線３
０とポリシリコン配線３５とのコンタクトをとる。アル
ミ配線３０のパッドは３６に設けである。

従ってアース拡散領域３２のパッドとアルミパッド領域
３６との間の導通を検査することによシ、ポリシリコン
配線およびアルミ配線の断線を同時に検査できる。

第５図、第６図、第７図に本発明の第４の実施例を説明
するための図を示す。図において第１図〜第４図と同一
番号は同一構成要素を表わす。

本実施例は、第１図に示されたアルミ配ｌｌｌ３０のか
わりに高濃度リン拡散層３７を用いた場合である。

この場合においては第７図のテッグ構成図に示されてい
るように高電圧トランジスタの外周部に高濃度リン拡散
層３７が形成される。例えばこの拡散層３７は１０μｍ
の幅で形成される。

この時に、Ｅの部分においては第５図に示されているよ
うに高濃度リン拡散層３７は、アース拡散領域１８とソ
ース電極２１を介して等電位にされる。他の部分におい
ては一６図に示されている第７図のｌ：＄−Ｂ’断面図
のようにアース拡散領域１８とＬ２（例えば５μｍ）の
距離をとって拡散層３７が形成される。パッド３８にお
いて拡散層３７をアルミ電極とコンタクトをと９、パッ
ドとして設ける。

従りて拡散層３７の断線の検査はアース拡散領域３２と
高濃度リン拡散層３７のパッド３８との間で導通を検査
することによシ行なわれる。

本発明の第５の実施例は第１の実施例のアルミ配線、第
２の実施例のボＩＪＳｉ配線、及び第４の実施例のリン
拡散層を同時に用いた場合である。

この場合には、第３の実施例で説明したようにすべての
配線が直列につながれる。検査は第１〜第４の実施例と
同じように、アース拡散層のパッドと配線のパッドとの
間で行なわれる。

（発明の効果） 以上述べたように、本発明によれば高電圧ＩＣのクラ、
りに対する検査が一回の操作で容易に行なわれる。

さらに、高電圧ＭＯＳ）ランジスタ群の外周部に這わせ
られた配線を接地電位にしているので、この配線は、外
周部からのノイズに対するシールド効果の役目も果たす
。

【図面の簡単な説明】

第１図は本発明の第一の実施例における高電圧ＩＣを示
す平ｍ１図、第２図はｆｆ１１図の一部を示す断面図、
第３図は本発明の第二の実施例ＶＣおける高電圧ＩＣの
一部を示す断面図、第４図は本発明の第三の実施例にお
ける高電圧ＩＣを示す平面図、第５図は第４図の一部を
示す断面図、第５図、第６図は本発明の第四の実施例に
おける高電圧ＩＣの一部を示す断面図、第７図は本発明
の第四の実施例における高電圧ＩＣを示す平面図、第８
図は周知の高電圧ＭＯＳトランジスタを示す平面図、１
２・・・・・・高電ＥＥＭＯＳ）ランジスタ群、１３・
・・・・・論理回路、１４・・・・・・論理回路のパッ
ド群、１５・・・・・・高電圧トランジスタのドレイン
パッド、１６・・・・・・ドレイン領域、１７・・・・
・・オフセットゲート領域、１８・・・・−・アース拡
散領域、１９・・・・・ポリシリコンゲート電極、２０
・・・・・・ドレイン電極、２１・・・・・・ソース電
極、２２・・・・・・電極用保麹膜、２３・・・・・・
埋め込みアース領域、２４・・・・・・ソース領域、２
５・・・・・・シリコン基板、３０・・・・・・アルミ
配置、３１゜３２〜３４．３６．３８・・・・・・ｋｌ
パッド領域、３５・・・・・・ポリシリコン配＠、３７
・・・・・高６［ｌＪン拡敵層、３８・・・・・・保躾
膜〇 茅、ｙＴＪｌｌ −第１θ　閃

Claims (1)

【特許請求の範囲】
1. 中央部に論理回路を配置し、周辺部に前記論理回路のパ
   ッド群および接地層を有する高電圧ＭＯＳトランジスタ
   群を配置し、前記パッド群、高電圧ＭＯＳトランジスタ
   群の外周部に接地電位にした配線を配置した高電圧ＩＣ
   を、前記配線のパッドと前記接地層のパッドとの間の導
   通の有無により検査することを特徴とする高電圧ＩＣの
   検査方法。