CN1178298C

CN1178298C - 利用二极管触发的静电放电保护电路

Info

Publication number: CN1178298C
Application number: CNB011091983A
Authority: CN
Inventors: 俞大立
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2001-03-22
Filing date: 2001-03-22
Publication date: 2004-12-01
Anticipated expiration: 2021-03-22
Also published as: CN1377084A

Abstract

本发明的静电放电保护电路包括至少一半导体整流器(SCR)组件与一二极管，其中，SCR组件具有浮接的阳极闸，二极管以并联方式与该半导体控整流器耦接，并且该二极管的阴极和阳极分别连接该半导体控整流器的阳极与阴极闸。利用二极管崩溃触发SCR组件导通，并钳位至SCR组件的低保持电压。再者，本发明尚可利用多个具有浮接阳极闸的SCR组件均匀导通静电放电电流，避免放电电流局部化的问题。因此，本发明的静电放电保护电路在深亚微米水平的应用上极具潜力。

Description

利用二极管触发的静电放电保护电路

本发明是有关于集成电路抗静电放电技术，特别是有关于一种利用二极管触发的静电放电保护电路。

在集成电路的制造、量测、组装、或使用等过程里，均可能会遭致静电放电(Electrostatic Discharge，下文均以ESD简称之)的应力作用。因此，如何保护集成电路免于静电放电破坏，已为集成电路设计时所需考量的重要因素之一。

然而，应用于亚微米集成电路的ESD保护电路，因为轻掺杂漏极(LDD)结构与金属硅化物(Silicide)覆盖工艺的运用，需采用诸如美国专利第5,021,317号案所揭示的侧向半导体控整流器(LateralSemiconductor Controlled Rectifier，下文以LSCR简称之)做为ESD保护电路的主体，此现有LSCR形成于半导体基底内的剖面图即示于图1。

请参照图1，标号10代表一P型半导体基底，此半导体基底10通常是一硅基底。一N型阱区11则形成于P型基底10内。一P型掺杂区12与一N型掺杂区13，互为相隔形成于N型阱区11内。另一N型掺杂区14与另一P型掺杂区15，互为相隔形成于P型基底10内。通常，N型掺杂区14较P型掺杂区15靠近阱区11。

图1中，P型掺杂区12与N型掺杂区13均耦接至一集成电路接合垫1，此集成电路接合垫1为一内部电路(或称核心电路)2的信号输入/输出端子、亦或电源供应端子等。而以LSCR保护内部电路2免于ESD破坏。再者，N型掺杂区14与P型掺杂区15均耦接至一电源接点V_SS，当于一般操作模式下，电源接点V_SS通常被提供予接地电位。

以如此的结构，P型掺杂区12、N型阱区11、以及P型基底10，分别建构得一PNP双极性晶体管20的射极、基极、和集极。N型阱区11、P型基底10、以及N型掺杂区14分别建构得一NPN双极性晶体管21的集极、基极、和射极。图2所示即为图1ESD保护电路的等效电路图，其中，标号22及23分别代表N型阱区11与P型基底10的扩展电阻(spreading resistance)。

然而，现有ESD保护电路能否被触发导通ESD电流，是决定于N型阱区11与P型基底10间接面崩溃之与否，然而，此崩溃触发电压往往高达30V，故对深亚微米(deep submicron)集成电路而言，实难有效地发挥抗ESD的功效。再者，对于外延晶片(epi-wafer)工艺而言，将更不容易触发导通现有LSCR。

因此，本发明的一目的，在于提供一种利用二极管触发的ESD保护电路，利用二极管崩溃触发具有浮接阳极闸的半导体控制整流器(SCR)组件导通ESD电流，降低ESD保护电路的触发电压。

本发明的另一目的，在于提供一种利用二极管触发的ESD保护电路，具有较低的保持电压。

本发明的目的可以通过以下措施来达到：

一种利用二极管触发的静电放电保护电路，包括：

一半导体控制整流器，连接于一第一接点和一第二接点间，其中，该半导体控制整流器具有浮接的一阳极闸；以及

一二极管，以并联方式与该半导体控整流器耦接，并且，该二极管的阴极和阳极分别连接该半导体控整流器的阳极与阴极闸；当于一静电放电事件下，用以触发该半导体控制整流器导通，以钳位该第一接点和第二接点间电位至该半导体控制整流器的保持电压。

一种利用二极管触发的静电放电保护电路，包括：

多个半导体控制整流器，并联于一第一接点和一第二接点间，其中，该半导体控制整流器具有浮接的阳极闸；以及

一二极管，以并联方式与该等半导体控整流器耦接，并且该二极管的阴极和阳极分别连接该等半导体控整流器的阳极与阴极闸；当于一静电放电事件下，用以触发该半导体控制整流器均匀地导通一放电电流，以钳位该第一接点和第二接点间电位至该半导体控制整流器的保持电压。

一种利用二极管触发的静电放电保护电路，包括：

一第一型半导体基板；

一第二型浮接阱区，设置于该半导体基板内；

一第一第一型掺杂区，设置于该阱区内，连接至一第一接点；

一第一第二型掺杂区，设置于该半导体基底内，连接至一第二接点，而该第一第一型掺杂区、该阱区、该半导体基板、以及该第一第二型掺杂区等建构得一整流器；以及

一第二第二型掺杂区，设置于该半导体基板内，连接至该第一接点，该第二第二型掺杂区与该第一型半导体基板形成一二极管结构；

其中，当于一静电放电事件下，利用该第二第二型掺杂区与该半导体基板间产生崩溃现象，触发该整流器导通，将该第一接点和第二接点间电位钳位至该整流器的保持电压。

本发明相比现有技术具有如下优点：

因此，为获致上述诸目的，本发明可利用提供一种ESD保护电路来完成。此ESD保护电路包括：一半导体控制整流器与一二极管。半导体控制整流器是连接于一第一接点和一第二接点间，而半导体控制整流器具有浮接的一阳极闸。二极管是当于一静电放电事件下，用以触发半导体控制整流器导通，致使第一接点和第二接点间电位经钳位至半导体控制整流器的保持电压。

据此，发明的ESD保护电路利用二极管崩溃触发具有浮接阳极闸的半导体控制整流器导通，并钳位至具有浮接阳极闸半导体控制整流器的低保持电压。再者，本发明尚可利用多个具有浮接阳极闸的半导体控制整流器均匀导通ESD电流，避免放电电流局部化的问题。因此，本发明的ESD保护电路在深亚微米水平的应用上极具潜力。

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：

附图说明

图1是显示现有LSCR形成于一半导体基底内的剖面示意图；

图2是显示图1的等效电路图；

图3是显示根据本发明一较佳实施例形成于一半导体基底内的布局顶视图；

图4是显示沿图3IV-IV线所截的剖面图；

图5是显示沿图3V-V线所截的剖面图；

图6所示为图3的等效电路图；

图7是显示根据本发明另一较佳实施例形成于一半导体基底内的布局顶视图；以及

图8所示为图7的等效电路图。

符号说明

1～接合垫；2～内部电路；4、4A、4B～SCR组件；6～二极管；10、30～P型基板；11、31、31A、31B～N型阱区；12、15、33、35、33A、33B～P型掺杂区；13、14、34、36、34A、34B～N型掺杂区；20、40～PNP晶体管；21、41～NPN晶体管；22、23、42～电阻。

第一实施例

图3是显示根据本发明一较佳实施例形成于一半导体基底内的布局顶视图。图3中，标号30代表一P型半导体层，标号31代表一N型半导体层，P型半导体层30与N型半导体层31互为相邻，其间具有一接面32。图3所示的P型半导体层30是举一P型半导体基底(substrate)为例，而N型半导体层31则是形成于此P型半导体基底内的一N型阱区。然而图3所示者，仅为诸多可行方式之一者，并非用以限定本发明。例如，P型半导体层30及N型半导体层31，也可以是分别形成于某一半导体基底内的P型阱区及N型阱区。

此外，第一P型掺杂区33是形成于N型半导体层31内。第一N型掺杂区34与第二P型掺杂区35，互为相隔形成于P型基底30内，通常，第一N型掺杂区34较第二P型掺杂区35靠近接面32，而且，就剖面结构而言，第一P型掺杂区33、第一N型掺杂区34、以及第二P型掺杂区35等约略互呈平行相隔。沿图3IV-IV线所截的剖面图即示于图4。

另外，尚有第二N型掺杂区36形成于P型半导体层30内，并于其间建构得一接面37。图3中，第一N型掺杂区34与第二N型掺杂区36的布局形状均为条状，然第一N型掺杂区34的纵长方向是约略与第一N型掺杂区34者互呈垂直。而沿图3V-V线所截的剖面图即示于图5。

图3中，第一P型掺杂区33与第二N型掺杂区36均耦接至一集成电路接合垫1，此集成电路接合垫1为一内部电路(或称核心电路)2的信号输入/输出端子、亦或电源供应端子等。而本发明的ESD保护电路是用以保护内部电路2免于ESD破坏。再者，第一N型掺杂区34与第二P型掺杂区35均耦接至一参考电位接点，譬如可以是电源接点V_SS，当于一般操作模式下，电源接点V_SS通常被提供予接地电位。

请参照图6，所示即为图3ESD保护电路的等效电路图。如图3所示，第一P型掺杂区33、N型半导体层31、以及P型半导体层30，分别建构得一PNP双极性晶体管40的射极、基极、和集极。N型半导体层31、P型半导体层30、以及第一N型掺杂区34分别建构得一NPN双极性晶体管41的集极、基极、和射极。而PNP晶体管40与NPN晶体管41如此连接方式，即构成一半导体控制整流器(下文以semiconductor controlled rectifier SCR称之)组件4，唯因N型半导体层31为浮接状态，故SCR组件4的阳极闸(anode gate)亦属浮接，但因有第二P型掺杂区35做为P型半导体层30的欧姆接触区，故SCR组件4的阴极闸(cathode gate)经由一电阻42(P型半导体层30的扩展电阻)及于SCR组件4的阴极。而SCR组件4的阳极则连接至接合垫1。至于第二N型掺杂区36与P型半导体层30则建构成二极管6的阴极与阳极。

以下将配合第3-6图，对本发明的ESD保护电路的操作做一说明。

当有对V_SS为正的ESD应力出现在接合垫1时，二极管6将先行崩溃，亦即第二N型掺杂区36与P型半导体层30间PN接面37产生崩溃现象，导通自P型半导体层30至第二P型掺杂区35的一电流路径，致使NPN晶体管41导通，进而触发全般SCR组件4的导通，而将接合垫1处电位降低至SCR组件4骤回后的保持电压(holdingvoltage)。

由于图3的ESD保护电路的触发电压(trigger voltage)为二极管6的崩溃电压，若对于0.35μm的工艺言，此触发电压约可降低为7-10V间范围。再者，根据本发明的ESD保护电路中，SCR组件4的阳极闸为浮接状态，故保持电位更可降低至约为1-3V间范围，故接合垫1处电位可经钳位成SCR组件4的低保持电压。因此，根据本发明的ESD保护电路在深亚微米集成电路的应用上，以较低的触发电压与保持电压，确能有效地保护内部电路2免于ESD破坏。

另外，当有对V_SS为负的ESD应力出现在接合垫1时，二极管6是呈顺向(forward)导通，亦可将接合垫1处电位予以钳位，有效地保护内部电路2免于ESD破坏。

第二实施例

请参照图7，所示为根据本发明另一较佳实施例形成于一半导体基底内的布局顶视图。本例中，是将第一实施例的N型半导体层31、第一P型掺杂区33、第一N型掺杂区34等，分别区分为对称于第二N型掺杂区36的N型半导体层31A与31B、第一P型掺杂区33A与33B、第一N型掺杂区34A与34B等。图8所示为图7的等效电路图，其中，SCR组件4A与4B均属具有浮接阳极闸的SCR组件，而且相对于二极管6成对称连接。

本实施例中，是两个对称于二极管6的SCR组件4A与4B导通ESD电流，据以获致均匀的放电效果，避免放电电流过度局部化的问题。同理，具有大于二的偶数个SCR组件的电路结构亦可应用于本发明ESD保护电路。

再者，上述的ESD保护电路尚可应用在需要ESD保护的电路中任意两个接点之间，诸如电源线(power rail)V_DD与V_SS间、或接合垫与V_SS间等。

综合上述，本发明的ESD保护电路是利用二极管崩溃触发具有浮接阳极闸的SCR组件导通，并钳位至SCR组件的低保持电压。再者，本发明尚可利用复数具有浮接阳极闸的SCR组件均匀导通ESD电流，避免放电电流局部化的问题。因此，本发明的ESD保护电路在深亚微米水平应用上极具潜力。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟知本领域技术者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视后附的权利要求并结合说明书与附图的范围所界定者为准。

Claims

1.一种利用二极管触发的静电放电保护电路，其特征是：包括：

2.如权利要求1所述的利用二极管触发的静电放电保护电路，其特征是：其中，该半导体控制整流器的该浮接阳极闸是一浮接N型半导体层。

3.如权利要求2所述的利用二极管触发的静电放电保护电路，其特征是：其中，该半导体控制整流器的阳极是形成于该浮接N型半导体层内的一第一P型掺杂区。

4.如权利要求2所述的利用二极管触发的静电放电保护电路，其特征是：其中，该半导体控制整流器的阴极闸是一P型半导体层，该P型半导体层与该浮接N型半导体层间具有一接面。

5.如权利要求4所述的利用二极管触发的静电放电保护电路，其特征是：尚包括一欧姆接触区，该欧姆接触区形成于该P型半导体层内。

6.如权利要求4所述的利用二极管触发的静电放电保护电路，其特征是：其中，该半导体控制整流器的阴极是形成于该P型半导体层内的一第一N型掺杂区。

7.如权利要求4所述的利用二极管触发的静电放电保护电路，其特征是：其中，该二极管的阴极是形成于该P型半导体层内的一第二N型掺杂区。

8.一种利用二极管触发的静电放电保护电路，其特征是：包括：

9.如权利要求8所述的利用二极管触发的静电放电保护电路，其特征是：其中，该半导体控制整流器是以对称于该二极管的连接方式并联。

10.如权利要求8所述的利用二极管触发的静电放电保护电路，其特征是：其中，每一该半导体控制整流器的该浮接阳极闸是一浮接N型半导体层。

11.如权利要求10所述的利用二极管触发的静电放电保护电路，其特征是：其中，每一该半导体控制整流器的阳极是形成于该浮接N型半导体层内的一第一P型掺杂区。

12.如权利要求10所述的利用二极管触发的静电放电保护电路，其特征是：其中，每一该半导体控制整流器的阴极闸是一P型半导体层，该P型半导体层与该浮接N型半导体层间具有一接面。

13.如权利要求12所述的利用二极管触发的静电放电保护电路，其特征是：尚包括一欧姆接触区，该欧姆接触区形成于该P型半导体层内。

14.如权利要求12所述的利用二极管触发的静电放电保护电路，其特征是：其中，每一该半导体控制整流器的阴极是形成于该P型半导体层内的一第一N型掺杂区。

15.如权利要求12所述的利用二极管触发的静电放电保护电路，其特征是：其中，该二极管的阴极是形成于该P型半导体层内的一第二N型掺杂区。

16.一种利用二极管触发的静电放电保护电路，其特征是：包括：

一第一型半导体基板；

一第二型浮接阱区，设置于该半导体基板内；

17.如权利要求16所述的利用二极管触发的静电放电保护电路，其特征是：该ESD保护电路，尚包括一第二第一型掺杂区，设置于该半导体基板内，与该第二接点呈电性连接。

18.如权利要求17所述的利用二极管触发的静电放电保护电路，其特征是：其中，该第一型是P型，该第二型是N型。

19.如权利要求17所述的利用二极管触发的静电放电保护电路，其特征是：其中，该第一型是N型，该第二型是P型。