CN1164932A - 用于多单元晶体管的n边多边形单元布线 - Google Patents

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Abstract

揭示一种MOS晶体管单元(100)，供诸如在ESD保护电路、输出缓冲器等中用的多单元晶体管。此晶体管单元具有规则的N边多边形的几何形状，这里N≥8。在衬底中设有占用规则N边多边形边界面积的漏极区(125)。包围漏极区的是沟道区(165)，它占用N边多边形的面积。包围沟道区的是在衬底中形成的源极，它占用具有N边多边形边界的环形面积。

Description

用于多单元晶体管的N边多边形单元布线
相关申请
以下诸专利申请由此转让给本专利申请的受让人，并包含与本专利申请主题相关的主题：
1.柯明道和吴天祥同此在同一日提交的第＿＿号，题名为“CMOS芯片上四-LVTSCR ESD保护方案”的美国专利申请，
2.柯明道和吴天祥同此在同一日提交的第＿＿号，题名为“具有增强的高ESD保护能力的CMOS输出缓冲器”的美国专利申请，以及
3.柯明道和吴天祥同此在同一日提交的第＿＿号，题名为“无闩锁效应的全保护CMOS芯片上ESD保护电路”的美国专利申请。通过文献把以上列出的诸专利申请的内容结合在这里。
技术领域
本发明涉及集成电路(IC)的布线设计和制造。本发明尤其涉及可用于静电放电(ESD)保护装置和输出缓冲器中的多单元晶体管的布线设计。
背景技术
随着光刻分辨率的提高，可使CMOS IC电路的元件作得越来越小。然而，由于CMOS元件的特征尺寸被按比例缩小到亚微米范围，所以某些先进的CMOS元件，诸如较薄的栅氧化物、较短的沟道长度、较浅的源/漏结、轻度掺杂的漏区(LDD)结构以及硅化物扩散区等均变得易受ESD事件。参见C.Duvvury和A.Ameraskera《ESD：对IC工艺技术普遍涉及的可靠性》，Proc.ofIEEE，Vol.81，no.5，pp.690-702，May 1993；以及A.Ameraskera和C.Duvvury《工艺技术按比例改变对ESD耐久性和保护电路设计的影响》，1994 EOS/ESD Symp.Proc.，EOS-16，pp.237-45。
图1示出连到输入焊接区(pad)12的CMOS ESD保护装置10。如图所示，CMOS ESD保护装置包括PMOS晶体管14和NMOS晶体管16，每个晶体管的漏极都并联到输入焊接区12。(通常，输入焊接区12由键合丝连到IC芯片的相应引脚。)输入焊接区也通过电阻器18连到IC的内部元件。当发生ESD事件时，NMOS和PMOS晶体管触发，从而吸收ESD电压，后者要不然的话将使IC芯片的内部元件遭受破坏。
虽然这里用诸如图1所示的CMOS ESD保护电路来说明本发明，但众所周知，还有使用双极型晶体管(BJT)技术的其它类型的ESD保护电路。参见第5,218,222、5,270,565和5,272,371号美国专利。第5,272,371号美国专利示出一在输入焊接区下形成的BJT ESD保护装置。将整个BJT ESD保护装置和输入焊接区设计成八边形。
图2示出用于以任意阻抗驱动负载的输出缓冲器20。此输出缓冲器20设计成可在大电流下以任意阻抗驱动负载，而与此同时减少由IC芯片的寄生电抗(诸如键合丝电感)引起的瞬时响应。如图所示，从IC芯片的预置缓冲器输出的信号并联输入到PMOS晶体管24和NMOS晶体管26的栅极。PMOS和NMOS晶体管24和26的漏极并联到输出焊接区22。PMOS和NMOS晶体管24和26把从预置缓冲器接收到的信号输出到输出焊接区22(它通常通过键合丝连到相应的引脚)。于是，PMOS和NMOS晶体管24和26驱动或吸收来自输出负载以及IC芯片瞬时寄生电抗的电流，从而减少这样一类对响应的瞬时贡献。
为了在大规模CMOS IC中保持类似的ESD耐久性，通常增加ESD保护装置的尺寸。同样，尺寸增加的输出缓冲器可驱动或吸收较重的负载。例如，NMOS和PMOS晶体管的尺寸可以是几百微米。具有这样一种大尺寸的输出缓冲器通常配置在低电压的IC(即，漏极电压VDD＝3.3V或2.5V等)中。
从实际的观点看，这对于引脚数可能超过200个的高集成度IC将会产生问题。在这样高引脚数的IC中，必须把用于每个引脚的焊接区间距减少到大约100微米。同样，也限制了与每个输入焊接区相关的用于ESD电路的布线面积(包括包围和隔离ESD保护电路闩锁保护环在内)。
用于CMOS ESD保护装置的第一种布线样式示于图3。称这样一种布线样式为指形或梯形布线样式。虽然为了说明示出的指形布线样式用于NMOS晶体管，但也可采用这样的指形布线式样来实现PMOS晶体管。如图所示，漏极52和源极54的似指形区域相互交插。栅极58之下的沟道区56将交插的漏极和源极指52和54隔开。指形布线样式通过增加给定MOS晶体管整个布线面积的有效沟道宽长(W/L)比来提高MOS晶体管的性能。(注意沟道长度沿沟道电流流动的方向测量，而沟道宽度则沿与其垂直的方向测量。)由ESD耐久性的提高或输出缓冲器吸收/驱动能力的增加来反映此提高的性能。
用于CMOS ESD保护装置的第二种布线样式示于图4。称这样一种布线为waffle布线样式。参见Baker、R.Currence、S.Law、M.Le、S.T.Lin & M.Teene，《增强NMOS输出晶体管ESD硬度的Waffle布线技术》，1989 EOS/ESDSymp、Proc、EOS-11，p.178-81。如图所示，MOS晶体管具有形成似waffle形图案的多个栅极线60。栅极线使源极64和漏极62相互隔开。每个漏极区62的四条边被源极区64所包围。waffle形布线样式提供比图3所示指形布线样式更高的MOS晶体管性能。尤其是，对于对称的源极和漏极区，waffle形布线样式的晶体管可以使用少约10％的布线面积来实现与指形布线样式晶体管同样的W/L比。
不管这些改进的布线样式如何，对于ESD保护电路、输出缓冲器等甚至要求减少更多的IC芯片面积。近来，研究了MOS晶体管的尺寸与MOS晶体管发生失效的关系。参见S.Daniel & G.Krieger，《先进的CMOS I/O ESD保护装置的工艺和和设计优化》，1990 EOS/ESD，p.206-213。这些研究表明，漏极接触边缘和栅氧化层边缘之间的间隔是一关键性的设计参数。这是因为大多数MOS晶体管的失效倾向于发生在漏极区的这一部分。研究还表明通过增加漏极接触和栅氧化层边缘之间的间隔可提高ESD保护装置的ESD保护能力。事实上，亚微米IC技术中大约5到6微米的最小间隔有助于提供所希望的ESD保护能力。源极接触边缘对栅氧化层边缘的间隔不必象漏极接触边缘对栅氧化层边缘间隔那样大，且可减少(如可能)，以节省MOS晶体管布线中的整个空间。
然而，此间隔考虑可用于优化指形布线样式的晶体管，但不能优化waffle形布线样式的晶体管。这是因为waffle形布线样式中存在有几何形状的限制，而指形布线样式中则不存在这些限制。尤其是，在指形布线样式中，源极接触边缘到栅氧化层边缘的间隔可减少到大约1微米，而与使漏极接触边缘到栅氧化层边缘的间隔大约为5-6微米无关，以达到布线面积的全面节省。然而，waffle形布线样式所占用的布线面积却由漏极接触边缘到栅氧化层边缘的间隔和源极接触边缘到栅氧化层边缘的间隔中较大的一个间隔加以固定。这样，在waffle形样式的布线中不可能通过减少源极接触边缘到栅氧化层边缘的间隔来节省所占用的布线面积。结果，与waffle形布线样式相比，对于给定的W/L比，优化的指形布线样式将占用较小的面积。
注意在指形样式的布线中，在诸指形源极和漏极之间有不均匀的导通现象。也即，一些源极和漏极指对大部分的ESD电流进行放电，而其它源极和漏极指则保持断开。参见T.L.Polgreen & A.Chatterjee，《通过保证均匀的电流流动来提高硅化物NMOS输出晶体管的ESD失效阈值》IEEE Trans.Elec、Devs.，Vol.39，no.2，pp.379-88(1992)；以及C.Duvvury、C.Diaz & T.Haddock，《实现用于亚微米ESD可靠性的均匀NMOS器件的功率分布》，1992 IEDM Tech.Dig.，pp.131-34。这样，指形布线样式尺寸的增加由于指间非均匀电流流动而导致ESD耐久性的提高较小。
本发明的一个目的是克服先前技术的这些缺点。
发明内容
通过使晶体管单元设有用于多单元CMOS晶体管的规则n边多边形的本发明来实现这些和其它目的。在此单元中，n≥8。例如，依据一个实施例，该单元包括一设在衬底中占用n边多边形面积的漏极区。包围漏极的是占用具有n边多边形边界的环形面积的沟道区。包围沟道区的是设在衬底中占用具有n边多边形边界的环形面积的源极区。
对于这样一种几何形状，漏极和源极区相互可具有任意的尺寸。此外，(金属)漏极和源极接触可置于相对于沟道上栅氧化层的漏极和源极区上，从而以全面节省单元所占用的面积的方式使漏极接触边缘到栅氧化层边缘的间隔达到最大。尤其是，由于源极、栅氧化层和漏极的径向几何形状关系，所以与源极接触相比，栅氧化层可离漏极接触相对更远。这利用了大多数单元失效倾向于发生在漏极接触和栅氧化层边缘之间这一事实，从而把单元占用的面积减至最小。
此外，源极、漏极和栅极的对称几何形状倾向于使单元中的沟道电流沿径向均匀化。从理论上讲，当n趋向无穷大时，源极、漏极和栅极倾向于占用具有实际上沟道电流沿径向均匀的圆形(环形)面积。
如上所述，例如把ESD保护装置的NMOS和PMOS晶体管、输出缓冲器等的每一个均由以两维阵列状图案布置在衬底上的多个单元加以形成。
总之，提供一具有均匀沟道电流流动的改进过的晶体管单元布线样式。此外，对于所希望的W/L比，可以减少单元所占用面积的方式来增加漏极接触边缘到栅氧化层边缘的间隔，和减少源极接触边缘到栅氧化层边缘的间隔。
附图概述
图1示出常规的ESD保护电路。
图2示出常规的输出缓冲器电路。
图3示出常规的指形布线样式。
图4示出常规的Waffle形布线样式。
图5示出依据本发明一个实施例的多边形布线样式的俯视图。
图6示出图5所示布线的剖面图。
图7示出依据本发明的第一多单元布线。
图8示出依据本发明的第二多单元布线。
图9示出依据本发明的第三多单元布线。
图10示出使用常规焊接区的一个IC和使用依据本发明的焊接区的另一IC。
本发明较佳实施方式
图5示出依据本发明的MOS晶体管单元100的俯视图。在其中也示出相邻MOS晶体管100’的一部分，以说明单元的大概位置。被单元100占用的面积具有普通n边规则(即，边长相等)多边形的形状，这里n≥8。作为图示说明，示出单元100中的n＝8。
单元100具有占用规则n边多边形面积的中央漏极接触130。漏极接触130位于衬底105中形成的中央漏极区125上。中央漏极区125也占用具有规则n边多边形的面积。设置延伸入衬底105、且的深度大于漏极区125的掩埋阱140(如图6所示)。阱140的外部边界以虚线示出。掩埋阱也占用具有规则n边多边形的面积。漏极125、漏极接触130和阱区140的每一个都位于单元100的中央。如图所示，漏极接触130比阱140占用较小面积的规则n边多边形而阱140又比漏极区125占用较小面积的规则n边多边形。
形状的区域比漏极区125所占用的区域小。
包围漏极区125的是在沟道165上方的衬底上形成的栅极150(图6)。栅极150和沟道165两者均占用具有n边规则多边形的内部和外部边界的环形面积。包围环形栅极150和沟道165的是在衬底105中形成的源极区135。与栅极150和沟道165相同，源极区135占用具有n边规则多边形的内部和外部边界的环形面积。
在源极区135的表面上设有多个源极接触160。源极接触160以n边规则多边形的结构排列。包围源极区135的是衬底接触区145。衬底接触区145可具有诸如外围区域一类的任意区域，后者包围在结合有包括单元100、100’在内的多单元矩形布线区域中单元100、100’的周围，在衬底接触区145上形成衬底接触170。示出的衬底接触均匀地分布于单元100的外围。
图6示出沿A-A’线所取的单元100的剖面图。如图所示，单元100是一输出缓冲器的NMOS器件，虽然该设计同样也应用于PMOS器件和ESD保护装置。单元100的制造如下。首先，在单元100的衬底105表面上形成光致抗蚀剂层，并进行光刻构图以暴露N阱140附近衬底105上的规则n边多边形部分。于是通过离子注入形成N阱140。
然后除去光致抗蚀剂，并在衬底105表面淀积薄的栅氧化层。接着在薄的栅氧化层上淀积薄的多晶硅栅层。随后对薄的栅氧化层和薄的多晶硅栅层进行光刻构图，以暴露漏极125附近规则n边多边形区域以及源极135附近规则n边多边形区域。然后把杂质扩散入衬底中的暴露区域，以形成自对准的源极135和漏极125区域。
使用类似于形成区域125和135所用的扩散工艺形成所示的衬底接触区145。其后，在薄的多晶硅栅上淀积另一氧化层(由薄多晶硅层的光刻构图而得)并进行各向异性腐蚀，以形成栅极区150。在形成栅极150后，形成金属化接触130、160和170(图5)。可以诸如铝或钨一类材料并使用诸如溅射一类各种工艺来形成此金属化。
图5-6所示的MOS晶体管单元100具有八边形的区域，即n＝8。这倾向于使ESD电流沿径向均匀流过沟道165。从理论上讲，圆形的几何形状提供最大的均匀度。然而，大多数计算机辅助设计(CAD)软件包不能布置出这样一种复杂几何形状的区域。事实上，八边形的布线区域是可取的，因为它们易于被大多数常用的CAD设计工具所接纳。随着将来CAD工具和掩模技术的改进，可期望增大n。注意当n接近于无穷大时，n边多边形的区域接近于圆形区域。
把使用依据本发明的规则n边多边形布线样式的径向电流流动与指形布线样式的相对照。与指形布线样式中指间的电流流动是不均匀的相反，单元100中跨越沟道165的电流流动沿径向是相当均匀的。这样，漏极和源极区125与135中的每个部分对ESD或输出缓冲器的电流降低/驱动有近似相等的贡献。
源极135、栅极150和漏极125的径向布局使独立改变源极和漏极的尺寸成为可能。此外，与至漏极接触130的边缘相比，可将栅极150的栅氧化层边缘置于可更靠近于源极接触160的边缘，以达到单元100所占用布线面积的全面节省。即，通过减少源极接触边缘到栅氧化层边缘的间隔，可使单元100的面积作得更小，而不必牺牲单元的性能(回想极大多数的MOS晶体管失效发生在漏极接触和栅氧化层边缘之间)。例如，漏极接触130的边缘与栅极150的栅氧化层边缘之间的距离约为5微米，而源极接触160的边缘与栅极150的栅氧化层边缘之间的距离则大约为1微米。
N阱140的用途是防止当ESD应力感生接触尖脉冲事件期间在漏极接触130和P型衬底105之间形成短路。参见C.Duvvury《ESD：对IC工艺技术普遍涉及的可靠性》，Proc.of The IEEE，Vol.8，no.173，175-76，May，1993。ESD失效分析表明，对于ESD漏极接触，这样一种尖脉冲的ESD能量常导致漏极接触熔入(N+)漏极扩散区125内。在高的ESD应力下，此熔化的金属可使漏极的(N+)扩散区125断裂至(P)衬底105中。这转而会引起从输出焊接区(连到漏极接触130)到地(经由P+区145)的短路效应。N阱140减少这样一种类似的尖脉冲效应，是由于其在p衬底105中的深度大于漏极区125的深度。在亚微米CMOS技术中N+扩散漏极区125的深度约为0.2～0.3微米，而N阱的深度则大约为2～3微米。如果由于ESD能量使接触130(图5)的金属熔入N+扩散区125，则位于接触130(图5)正下方且比漏极的N+扩散区125深的阱140防止此熔化的金属到达p衬底105。于是，N阱140防止了漏极接触130的接触尖脉冲。
利用基本单元100，通过使用诸如图7所示以两维阵列示意布线的多个单元可构成较大尺寸的NMOS(或PMOS)晶体管。如图7所示，NMOS器件200设置有六个单元201、202、203、204、205和206。设置有双闩锁保护环，以防止Vcc到Vss的闩锁。为P+扩散区的第一闩锁保护环210通过接触211接地。为N+扩散区的第二闩锁保护环215通过接触216连到VDD。第二闩锁保护环215包围整个NMOS器件。
单根引线221、222和223把单元201-206的漏极接触231、232、233、234、235和236连到焊接区总线220。也提供一用于把内部电路(或预置缓冲器)230连到栅极271、272、273、274、275和276的接触280。单元201-206集中地形成例如，ESD保护装置或输出缓冲器的单个NMOS(或PMOS)晶体管。通过由多个单元201-206形成晶体管，有可能增加给定布线面积下ESD单元的ESD耐久性(即W/L比)。
图8示出诸如图2所示输出缓冲器电路用完整的布线300。输出缓冲器300具有从单元311-316形成的PMOS晶体管310和从单元321-326形成的NMOS晶体管。每个单元311-316和321-326的漏极都连到输出焊接区330。在布线中也示出电压总线Vss和VDD。
图9示出另一输出缓冲器的布线400，其中NMOS和PMOS晶体管各具有十五个单元。这样一种电路已适用于W/L比为720/0.8(微米)的0.6微米CMOS技术中的输出缓冲器。下表1示出图9的布线与传统指形布线(图3)之间的比较。
            表1
  指形(梯形)布线 N边多边形布线
    W/L(微米)     720/0.8     720/0.8
布线面积(平方微米)     112×100     110×74
这样，对于相等的W/L比，本发明的布线面积比指形布线样式的减少约30％。
注意节省输出缓冲器和ESD保护电路的布线面积可减少IC芯片的成本。这样的布线节省也可用于IC内的其它晶体管，诸如总线驱动器。此多单元设计也可用于实现其它的IC元件，诸如厚氧化层器件，横向BJT和纵向BJT。
还注意n边多边形样式的漏极扩散面积小于指形布线样式的。这转而减少了输出节点(输出缓冲器中)处由漏到体的寄生电容。于是，n边的多边形布线样式更适合于高速CMOS IC芯片中的CMOS输出缓冲器。
不管由IC功能所决定的高引脚要求如何，实现连到输入或输出焊接区的本发明输出缓冲器的ESD保护电路总是需要最小的总布线面积。图10对带有常规输入/输出焊接区420的IC布线410与结合有具有本发明ESD保护电路或输出缓冲器的输入/输出焊接区440的IC布线430进行了比较。焊接区420、440连到IC的内部电路460。布线410、430都具有同样数目的引脚450，然而，布线430却具有减少的总布线面积。这是因为具有发明的ESD保护电路或输出缓冲器的每个焊接区440的布线面积比常规的焊接区420减少了大约30％。
简言之，提供了用于多单元晶体管的规则n边多边形的布线，这里n≥8。发明的布线提供均匀的沟道电流流动。此外，本发明允许增加漏极接触边缘到栅氧化层边缘的间隔和减少源极接触边缘到栅氧化层边缘的间隔，以减少单元的面积要求。
最后，以上讨论只是为了说明。可提供大量不同的实施例，而不背离以下权利要求书的精神和范围。

Claims (13)

1.一种MOS单元，其特征在于包括：
在衬底中形成并占用规则n边多边形的漏极区，这里n≥8，
包围所述漏极区并占用具有n边多边形边界的环形沟道区，以及
在所述衬底中形成的包围所述沟道区并占用具有n边多边形边界的环形的源极区。
2.如权利要求1所述MOS单元，其特征在于，还包括：
在所述漏极上形成的漏极接触，
在所述源极上形成的源极接触，以及
在所述沟道上形成的栅氧化层，
其中把所述漏极接触和所述栅氧化层之间的间隔增至最大而把所述源极接触和所述栅氧化层之间的间隔减至最小，从而减少所述单元占用的总面积。
3.如权利要求1所述的MOS单元，其特征在于还包括：
在所述漏极区下方的所述衬底中形成并具有与所述漏极区导电类型相同的n边多边形边界的阱。
4.如权利要求1所述的MOS单元，其特征在于流过所述沟道区的电流沿径向是均匀的。
5.如权利要求1所述的MOS单元，其特征在于所述MOS单元是ESD保护电路的一部分。
6.如权利要求1所述的MOS单元，其特征在于所述MOS单元是输入或输出缓冲器电路的一部分。
7.如权利要求1所述的MOS单元，其特征在于所述MOS单元是一NMOS单元。
8.如权利要求1所述的MOS单元，其特征在于所述MOS单元是一PMOS单元。
9.一种多单元晶体管，其特征在于包括：
具有共连相同区域的多个相同单元，每个所述单元包括：
在衬底中形成并占用规则n边多边形的漏极区，这里n≥8，
包围所述漏极区并占用具有规则n边多边形边界的环形面积的沟道区，以及
在所述衬底中形成的包围所述沟道区并占用具有规则n边多边形边界的环形面积的源极区。
10.如权利要求9所述的多单元晶体管，其特征在于所述多个单元形成一NMOS器件，所述多单元晶体管还包括：
形成具有共连相同区域的PMOS器件的第二多个相同单元，所述第二多个单元的每个单元包括：
在衬底中形成并占用规则n边多边形的漏极区，这里n≥8，
包围所述漏极区并占用具有规则n边多边形边界的环形面积的沟道区，以及
在所述衬底中形成的包围所述沟道区并占用具有规则n边多边形边界的环形面积的源极区。
11.一种IC芯片，其特征在于包括：
由具有共连相同区域的多个相同单元形成的多单元晶体管，每个所述单元包括；
在衬底中形成并占用规则n边多边形的漏极区，这里n≥8，
包围所述漏极区并占用具有n边多边形形状边界的环形面积的沟道区，以及
在所述衬底中形成的包围所述沟道区并占用具有规则n边多边形边界的环形面积的源极区。
12.如权利要求11所述的IC芯片还包括：
连到所述多单元晶体管的焊接区。
13.如权利要求11所述的IC芯片还包括：
由具有共连相同区域的多个相同单元形成的第二多单元晶体管，所述单元的每个单元包括：
在衬底中形成并占用规则n边多边形的漏极区，这里n≥8，
包围所述漏极区并占用具有规则n边多边形边界的环形面积的沟道区，以及
在所述衬底中形成的包围所述沟道区并占用具有规则n边多边形边界的环形面积的源极区，以及
连到所述多单元晶体管的焊接区。
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