JP6238789B2

JP6238789B2 - 半導体装置

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Publication number: JP6238789B2
Application number: JP2014035659A
Authority: JP
Inventors: 将一兼近; 上田　博之; 博之上田; 富田　英幹; 英幹富田
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2014-02-26
Filing date: 2014-02-26
Publication date: 2017-11-29
Anticipated expiration: 2034-02-26
Also published as: JP2015162510A

Description

本明細書で開示される技術は、ヘテロ接合を有する半導体装置に関する。

バンドギャップの異なる電子走行層と電子供給層のヘテロ接合面に形成される２次元電子ガス層を利用する半導体装置が開発されている。この種の半導体装置では、ドレイン電極とソース電極の間にゲート部が設けられており、そのゲート部の電位に応じてドレイン電極とソース電極の間を流れる電流量が制御される。

非特許文献１及び２には、この種の半導体装置において、ｐ型半導体層とゲート電極を積層したゲート部を利用する技術が開示される。ゲート部にｐ型半導体層が設けられた半導体装置では、ゲート電極が接地されたときに、ｐ型半導体層と電子供給層の接合面近傍に形成される空乏層が、ゲート部の下方の２次元電子ガス層の電子を枯渇させることができる。一方、ゲート電極に正電圧が印加されると、空乏層が縮小し、ゲート部の下方に２次元電子ガス層が形成され、ドレイン電極とソース電極が２次元電子ガス層を介して導通する。このように、ゲート部にｐ型半導体層が設けられた半導体装置は、ノーマリオフで動作することができる。

Injun Hwang et. al., ISPSD (2012), p.41 Y. Uemono et. al., IEEE Transaction on Electron Devices, Vol.54 (2007), p.3393

ところで、ゲート部にｐ型半導体層が設けられた半導体装置では、ｐ型半導体層と電子供給層の接合部に寄生ダイオードが存在する。このため、ゲート部のゲート電極に正電圧が印加されると、寄生ダイオードが順バイアスされて順方向電流が流れてしまう。このように、この種の半導体装置では、ゲート部のゲートリーク電流による消費電力の増大が問題となっている。

本明細書は、ヘテロ接合を有するノーマリオフ型の半導体装置において、ゲートリーク電流が抑えられた半導体装置を提供することを目的とする。

本明細書で開示される半導体装置の一実施形態は、ヘテロ接合を有する半導体積層体、半導体積層体上に設けられているドレイン電極、半導体積層体上に設けられているとともにドレイン電極から離れて配置されているソース電極、半導体積層体上に設けられているとともにドレイン電極とソース電極の間に配置されているｐ型半導体層、ｐ型半導体層の一方の端部に電気的に接続するゲート電極を備える。ｐ型半導体層の上面の少なくとも一部は、ゲート電極と接触しないように構成されている。

上記実施形態の半導体装置は、ドレイン電極とソース電極の間にｐ型半導体層が配置されている。このため、ゲート電極に正電圧が印加されていないとき、ｐ型半導体層の下方の２次元電子ガス層の電子が枯渇するので、上記実施形態の半導体装置はノーマリオフで動作することができる。さらに、上記実施形態の半導体装置では、ｐ型半導体層の上面の少なくとも一部がゲート電極と接触しない。このため、ゲート電極に正電圧が印加されたとしても、ゲート電極からのキャリア注入が抑えられ、ゲートリーク電流が抑えられる。

実施例１の半導体装置の要部平面図を模式的に示す。図１のII-II線に対応した断面図であり、半導体装置の能動領域に対応した要部断面図を模式的に示す。図１のIII-III線に対応した断面図であり、第１ゲートパッド部の要部断面図を模式的に示す。変形例の半導体装置の第１ゲートパッド部の要部断面図を示す。実施例１の変形例の半導体装置の要部平面図を模式的に示す。実施例１の変形例の半導体装置の要部平面図を模式的に示す。実施例２の半導体装置の要部平面図を模式的に示す。実施例２の半導体装置のソース枝部分の先端近傍の拡大要部平面図を模式的に示す。実施例２の半導体装置のドレイン枝部分の先端近傍の拡大要部平面図を模式的に示す。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有する。

本明細書で開示される半導体装置の一実施形態は、半導体積層体、ドレイン電極、ソース電極、ｐ型半導体層及びゲート電極を備えていてもよい。半導体積層体は、バンドギャップ幅の異なる２つの半導体層が接合したヘテロ接合を有していてもよい。ドレイン電極は、半導体積層体上に設けられていてもよい。ドレイン電極は、導体であり、半導体積層体のヘテロ接合面に形成される２次元電子ガス層にオーミック接触してもよい。ソース電極は、半導体積層体上に設けられており、ドレイン電極から離れて配置されていてもよい。ソース電極は、導体であり、半導体積層体のヘテロ接合面に形成される２次元電子ガス層にオーミック接触してもよい。ｐ型半導体層は、半導体積層体上に設けられており、ドレイン電極とソース電極の間に配置されていてもよい。ｐ型半導体層は、半導体積層体のヘテロ接合面に対向するように配置されていてもよい。ゲート電極は、ｐ型半導体層の一方の端部に電気的に接続してもよい。ゲート電極は、導体であり、ｐ型半導体層の一方の端部に直接的に接触することで電気的に接続してもよく、他の導体部材を介して電気的に接続してもよい。ｐ型半導体層の上面の少なくとも一部は、ゲート電極と接触しないように構成されてもよい。

半導体積層体の材料は、特に限定されるものではない。典型的には、半導体積層体の材料には、窒化物系の化合物半導体を用いるのが望ましい。この場合、ｐ型半導体層の材料も、窒化物系の化合物半導体を用いるのが望ましい。半導体積層体は、ヘテロ接合を構成する第１半導体層（電子走行層の一例）と第２半導体層（電子供給層の一例）を有していてもよい。例えば、第１半導体層の半導体材料は、Ｉｎ_ＸａＡｌ_ＹａＧａ_{１−Ｘａ−Ｙａ}Ｎ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、第２半導体層の半導体材料は、Ｉｎ_ＸｂＡｌ_ＹｂＧａ_{１−Ｘｂ−Ｙｂ}Ｎ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、Ｉｎ_ＸｂＡｌ_ＹｂＧａ_{１−Ｘｂ−Ｙｂ}ＮのバンドギャップがＩｎ_ＸａＡｌ_ＹａＧａ_{１−Ｘａ−Ｙａ}Ｎのバンドギャップよりも大きいのが望ましい。

本明細書で開示される半導体装置の一実施形態は、半導体積層体上に設けられており、ｐ型半導体層の一方の端部に接触する第１ゲートパッド部をさらに備えていてもよい。この場合、ゲート電極は、第１ゲートパッド部上に設けられており、第１ゲートパッド部を介してｐ型半導体層の一方の端部に電気的に接続してもよい。

本明細書で開示される半導体装置の一実施形態では、第１ゲートパッド部が、ｐ型半導体層の一方の端部に接触するｐ型半導体パッド部分を有していてもよい。この場合、ｐ型半導体パッド部分は、第１ゲートパッド部上に設けられているゲート電極の一部に接触してもよい。この実施形態によると、ｐ型半導体パッド部分とゲート電極の接触面積が小さくなり、ゲート電極からｐ型半導体パッド部分に注入されるキャリア量が抑えられる。

本明細書で開示される半導体装置の一実施形態では、ゲート電極が、ｐ型半導体層の他方の端部にも電気的に接続してもよい。この実施形態の半導体装置では、ゲート電極に印加されるゲート電圧の変化に対してｐ型半導体層の電位が高速に追随することができる。この実施形態の半導体装置は、高速な応答性を有することができる。

本明細書で開示される半導体装置の一実施形態は、半導体積層体上に設けられており、ｐ型半導体層の他方の端部に接触する第２ゲートパッド部をさらに備えていてもよい。この場合、ゲート電極は、第２ゲートパッド部上にも設けられており、第２ゲートパッド部を介してｐ型半導体層の他方の端部に電気的に接続してもよい。

本明細書で開示される半導体装置の一実施形態では、ドレイン電極が、ドレインメイン部分と複数のドレイン枝部分を有していてもよい。複数のドレイン枝部分は、ドレインメイン部分から第１方向の一方の向きに延びていてもよい。即ち、ドレイン電極は、櫛歯状のレイアウトを有していてもよい。さらに、本明細書で開示される半導体装置の一実施形態では、ソース電極が、ソースメイン部分及び複数のソース枝部分を有していてもよい。複数のソース枝部分は、ソースメイン部分から第１方向の一方の向きとは反対向きに延びていてもよい。即ち、ソース電極は、櫛歯状のレイアウトを有していてもよい。ドレイン枝部分とソース枝部分は、第１方向に直交する第２方向に沿って交互に配置されていてもよい。この実施形態の半導体装置では、櫛歯状のドレイン電極と櫛歯状のソース電極が噛み合うように配置されている。さらに、本明細書で開示される半導体装置の一実施形態では、ｐ型半導体層が、第１方向に沿って延びる複数の直線部分及び隣り合う直線部分を接続する複数の接続部分を有していてもよい。この実施形態の半導体装置では、ｐ型半導体層が、ドレイン電極とソース電極の櫛歯の枝部分の間隙に沿って延びるレイアウトで構成されている。

本明細書で開示される半導体装置の一実施形態では、ｐ型半導体層の直線部分が、第２方向に沿って観測したときに、ドレイン枝部分とソース枝部分の間において、ゲート電極と接触しなくてもよい。この実施形態の半導体装置では、能動範囲の大部分において、ゲート電極がｐ型半導体層に接触しないので、ゲートリーク電流が顕著に抑えられる。

本明細書で開示される半導体装置の一実施形態では、ドレインメイン部分とｐ型半導体層の接続部分の間の距離が、ドレイン枝部分とｐ型半導体層の直線部分の間の距離よりも大きくてもよく、ソース枝部分とｐ型半導体層の接続部分の間の距離が、ソース枝部分とｐ型半導体層の直線部分の間の距離よりも大きくてもよく、ドレイン枝部分とｐ型半導体層の接続部分の間の距離が、ドレイン枝部分とｐ型半導体層の直線部分の間の距離よりも大きくてもよく、ソースメイン部分とｐ型半導体層の接続部分の間の距離が、ソース枝部分とｐ型半導体層の直線部分の間の距離よりも大きくてもよい。この場合、ｐ型半導体層の接続部分の少なくとも一部は、ゲート電極と接触してもよい。この実施形態の半導体装置は、低いゲートリーク電流と高速な応答性を有することができる。

本明細書で開示される半導体装置の一実施形態では、第１ゲートパッド部が、ソースメイン部分よりもドレインメイン部分に近い位置に配置されてもよい。この実施形態の半導体装置は、低いゲートリーク電流と高速な応答性を有することができる。

以下、図面を参照して各実施例を説明する。各実施例において共通する構成要素については共通の符号を付し、その説明を省略する。

図１〜３に示されるように、半導体装置１は、ＨＥＭＴ（High Electron Mobility Transistor）又はＨＦＥＴ（Heterostructure Field Effect Transistor）と称される種類であり、半導体積層体１０、ドレイン電極２２、ｐ型半導体層２４、ソース電極２６、ゲート電極２８及び第１ゲートパッド部３０を備える。なお、半導体積層体１０の上面及び各種電極の上面には、必要に応じてパッシベーション膜が被膜されることがあるが、明瞭化のために、その図示を省略することがある。

図２及び図３に示されるように、半導体積層体１０は、基板１２、バッファ層１４、電子走行層１６及び電子供給層１８を有する。基板１２、バッファ層１４、電子走行層１６及び電子供給層１８は、この順で積層する。

基板１２の材料には、窒化物系の半導体材料が結晶成長可能なものが用いられている。一例では、基板１２の材料には、窒化ガリウム、サファイア、炭化珪素、又はシリコンが用いられる。

一例では、バッファ層１４の材料には、ノンドープの窒化ガリウム（GaN）が用いられる。バッファ層１４は、有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、基板１２上に低温下で積層されている。

一例では、電子走行層１６の材料には、ノンドープの窒化ガリウム（GaN）が用いられている。電子走行層１６は、有機金属気相成長法を利用して、バッファ層１４上に積層されている。

一例では、電子供給層１８の材料には、ノンドープの窒化アルミニウムガリウム（AlGaN）が用いられている。電子供給層１８のアルミニウムの組成比は約５〜３０％であり、その厚みは約５〜３０ｎｍであるのが望ましい。一例では、電子供給層１８のアルミニウムの組成比が約１８％であり、その厚みが約２０ｎｍである。電子供給層１８は、有機金属気相成長法を利用して、電子走行層１６上に積層されている。電子供給層１８のバンドギャップは電子走行層１６のバンドギャップよりも大きい。このため、電子走行層１６と電子供給層１８のヘテロ接合面には、２次元電子ガス層が形成される。

図１に示されるように、ドレイン電極２２は、半導体積層体１０の上面に接触して設けられており、櫛歯状にパターニングされている。ドレイン電極２２は、ドレインメイン部分２２ａ及び複数のドレイン枝部分２２ｂを有する。ドレインメイン部分２２ａは、矩形状の形態である。複数のドレイン枝部分２２ｂは、ドレインメイン部分２２ａの一側面からｙ方向の一方の向き（この例では、紙面下向き）に延びている。ドレイン電極２２の材料には、窒化物系の半導体材料に対してオーミック接触可能な材料が用いられるのが望ましい。一例では、ドレイン電極２２には、チタンとアルミニウムの積層電極が用いられている。これにより、ドレイン電極２２は、電子走行層１６と電子供給層１８のヘテロ接合面に形成される２次元電子ガス層に対してオーミック接触可能に構成されている。ドレイン電極２２は、電子ビーム蒸着技術を利用して、半導体積層体１０の上面に積層されている。

図１に示されるように、ソース電極２６は、半導体積層体１０の上面に接触して設けられており、ドレイン電極２２から所定距離を隔てて配置されており、櫛歯状にパターニングされている。ソース電極２６は、ソースメイン部分２６ａ及び複数のソース枝部分２６ｂを有する。ソースメイン部分２６ａは、矩形状の形態である。複数のソース枝部分２６ｂは、ソースメイン部分２６ａの一側面からｙ方向の他方の向き（この例では、紙面上向き）に延びている。ソース電極２６の材料には、窒化物系の半導体材料に対してオーミック接触可能な材料が用いられるのが望ましい。一例では、ソース電極２６には、チタンとアルミニウムの積層電極が用いられている。これにより、ソース電極２６は、電子走行層１６と電子供給層１８のヘテロ接合面に形成される２次元電子ガス層に対してオーミック接触可能に構成されている。ソース電極２６は、電子ビーム蒸着技術を利用して、半導体積層体１０の上面に積層されている。

図１に示されるように、複数のドレイン枝部分２２ｂと複数のソース枝部分２６ｂは噛み合うように配置されている。このため、ドレイン枝部分２２ｂとソース枝部分２６ｂは、ｘ方向に沿って交互に配置されている。この例では、５つのドレイン枝部分２２ｂ及び４つのソース枝部分２６ｂを例示するが、ドレイン枝部分２２ｂ及びソース枝部分２６ｂの数は特に限定されるものではなく、要求される特性に応じて適宜に設定される。

図１に示されるように、ｐ型半導体層２４は、半導体積層体１０の上面に接触して設けられており、ドレイン電極２２とソース電極２６の間に配置されている。ｐ型半導体層２４は、複数の直線部分２４ａと複数の接続部分２４ｂを有する。複数の直線部分２４ａの各々は概ね、ドレイン枝部分２２ｂとソース枝s部分２６ｂの間に配置されており、ｙ方向に沿って延びている。複数の接続部分２４ｂの各々は概ね、ドレイン枝部分２２ｂとソースメイン部分２６ａの間又はソース枝部分２６ｂとドレインメイン部分２２ａの間に配置されており、ｘ方向に沿って延びている。複数の接続部分２４ｂの各々は、隣り合う直線部分２４ａを接続する。一例では、ｐ型半導体層２４の材料には、マグネシウムがドープされた窒化ガリウム（GaN）が用いられている。一例では、ｐ型半導体層２４のマグネシウムのドーパント濃度は、１×１０¹⁶〜１×１０²¹ｃｍ^-3である。ｐ型半導体層２４は、有機金属気相成長法を利用して、半導体積層体１０の上面に積層されている。

図１及び図３に示されるように、第１ゲートパッド部３０は、半導体積層体１０の上面に設けられており、ｐ型半導体層２４の一方の端部に接触して配置されている。第１ゲートパッド部３０は、ｐ型半導体パッド部分３２を有する。ｐ型半導体パッド部分３２は、半導体積層体１０の上面に接触して設けられているとともにｐ型半導体層２４の一方の端部にも接触する。一例では、ｐ型半導体パッド部分３２の材料には、マグネシウムがドープされた窒化ガリウム（GaN）が用いられている。ｐ型半導体パッド部分３２は、ｐ型半導体層２４と同一工程で半導体積層体１０の上面にパターニングされる。

図１及び図３に示されるように、ゲート電極２８は、第１ゲートパッド部３０のｐ型半導体パッド部分３２上面に接触して設けられている。一例では、ゲート電極２８は、ＮｉとＡｕの積層電極が用いられている。ゲート電極２８は、電子ビーム蒸着技術を利用して、ｐ型半導体パッド部分３２の上面に積層されている。なお、ゲート電極２８の材料は特に限定されるものではなく、例えば、Ｔｉ、Ａｌ、Ｗ、Ｐｔ、Ｐｄであってもよい。ゲート電極２８の製膜方法は特に限定されるものではなく、例えば、スパッタ技術が利用されてもよい。

次に、半導体装置１の動作を説明する。半導体装置１は、ドレイン電極２２に正電圧が印加され、ソース電極２６に接地電圧が印加されて用いられる。ゲート電極２８が接地されているとき、ゲート電極２８に電気的に接続されるｐ型半導体層２４の電位も接地電位となる。このため、ｐ型半導体層２４の下方において、電子走行層１６と電子供給層１８のヘテロ接合面の２次元電子ガス層の電子が枯渇する。このため、ドレイン電極２２とソース電極２６の間の電流経路は、このｐ型半導体層２４が対向するヘテロ接合面において遮断され、半導体装置１はオフになる。

ゲート電極２８に正電圧が印加されると、ゲート電極２８に電気的に接続されるｐ型半導体層２４の電位も正電位となる。このため、ｐ型半導体層２４の下方においても、電子走行層１６と電子供給層１８のヘテロ接合面に２次元電子ガス層が発生する。ソース電極２６から注入された電子は、２次元電子ガス層を介してドレイン電極２２に流れ、半導体装置１はオンになる。

半導体装置１では、ｐ型半導体層２４と電子供給層１８の接合部に寄生ダイオードが存在している。このため、半導体装置１がオンするときに、ゲート電極２８に正電圧が印加されると、この寄生ダイオードが順バイアスされる。しかしながら、半導体装置１では、ゲート電極２８が第１ゲートパッド部３０のｐ型半導体パッド部分３２の上面とのみ接触しており、ｐ型半導体層２４の上面に接触していない。このため、半導体装置１では、ゲート電極２８からの正孔注入が抑えられるので、ｐ型半導体層２４と電子供給層１８の接合部に存在する寄生ダイオードを介したゲートリーク電流が抑えられ、消費電力の増大が抑えられる。

図４に示されるように、この変形例の半導体装置１は、第１ゲートパッド部３０のｐ型半導体パッド部分３２に貫通孔３２ａが形成され、その貫通孔３２ａにゲート電極２８が充填されていることを特徴とする。貫通孔３２ａは、ドライエッチング技術を利用して、ｐ型半導体パッド部分３２の中央部を加工することで形成することができる。この例では、ｐ型半導体パッド部分３２とゲート電極２８の接触面積が小さいので、ゲート電極２８からの正孔注入がさらに抑えられ、消費電力の増大がさらに抑えられる。なお、この例のように、ｐ型半導体パッド部分３２の一部をドライ加工するのに代えて、ｐ型半導体パッド部分３２の一部のキャリア濃度を低下させてもよい。例えば、ｐ型半導体パッド部分３２の一部に、Ｓｉ、Ｏ、Ｆ又はＡｒの不純物を導入してｐ型半導体パッド部分３２の一部のキャリア濃度を低下させてもよい。この例でも、ゲート電極２８からの正孔注入がさらに抑えられる。

図５に示されるように、この変形例の半導体装置１は、第１ゲートパッド部３０がソースメイン部分２６ａよりもドレインメイン部分２２ａに近い側に配置されていることを特徴とする。半導体装置１がオンのとき、ゲート・ドレイン間の電位差はゲート・ソース間よりも小さい。このため、ゲートパッド部３０が、ドレインメイン部分２２ａに近い側に配置されていると、半導体装置１がオンのときに、ｐ型半導体パッド部分３２と電子供給層１８の間の寄生ダイオードに加わる順方向電圧が抑えられ、ゲートリーク電流がさらに抑えられる。

図６に示されるように、この変形例の半導体装置１は、ｐ型半導体層２４の他方の端部に接触する第２ゲートパッド部１３０を備えていることを特徴とする。第２ゲートパッド部１３０は、第１ゲートパッド部３０と共通の形態を有しており、ｐ型半導体パッド部分１３２を有する。さらに、この変形例の半導体装置１では、第２ゲートパッド部１３０のｐ型半導体パッド部分１３２の上面にゲート電極１２８が接触して設けられている。ｐ型半導体層２４の両端に第１ゲートパッド部３０及び第２ゲートパッド部１３０が設けられていると、ゲート電極２８，１２８に印加されるゲート電圧の変化に対してｐ型半導体層２４の電位が高速に追随することができる。このため、半導体装置１のスイッチング速度が向上する。

図７に示されるように、半導体装置２は、ｐ型半導体層２４の接続部２４ｂの上面の一部に接触する複数の補助ゲート電極２９を備えていることを特徴とする。補助ゲート電極２９は、ソース枝部分２６ｂの先端に対応した接続部２４ｂの上面の一部及びドレイン枝部分２２ｂの先端に対応した接続部２４ｂの上面の一部のいずれにも接触する。補助ゲート電極２９は、ゲート電極２８に電気的に接続されている。例えば、補助ゲート電極２９は、ｐ型半導体層２４の上面を被覆する絶縁膜（パッシベーション膜を利用することができる）に沿って配設され、ｐ型半導体層２４の接続部２４ｂに対応してその絶縁膜に形成された貫通孔を介してｐ型半導体層２４の接続部２４ｂの上面の一部に接触してもよい。

図８に、ソース枝部分２６ｂの先端近傍を示す。このように、ソース枝部分２６ｂの先端近傍においては、ドレインメイン部分２２ａとｐ型半導体層２４の接続部分２４ｂの間の距離Ｌ１が、ドレイン枝部分２２ｂとｐ型半導体層２４の直線部分２４ａの間の距離Ｌ２よりも大きく構成されており、さらに、ソース枝部分２６ｂとｐ型半導体層２４の接続部分２４ｂの間の距離Ｌ３が、ソース枝部分２６ｂとｐ型半導体層２４の直線部分２４ｂの間の距離Ｌ４よりも大きく構成されている。

図９に、ドレイン枝部分２２ｂの先端近傍を示す。このように、ドレイン枝部分２２ｂの先端近傍においては、ドレイン枝部分２２ｂとｐ型半導体層２４の接続部分２４ｂの間の距離Ｌ５は、ドレイン枝部分２２ｂとｐ型半導体層２４の直線部分２４ａの間の距離Ｌ６よりも大きく構成されており、さらに、ソースメイン部分２６ａとｐ型半導体層２４の接続部分２４ｂの間の距離Ｌ７は、ソース枝部分２６ｂとｐ型半導体層２４の直線部分２４ａの間の距離Ｌ８よりも大きく構成されている。

図８及び図９に示されるように、ソース枝部分２６ｂの先端近傍及びドレイン枝部分２２ｂの先端近傍では、ｐ型半導体層２４の接続部２４ｂとドレイン電極２２の距離Ｌ１，Ｌ５及びｐ型半導体層２４の接続部２４ｂとソース電極２６の距離Ｌ３，Ｌ７が、相対的に長く構成されている。このように、ソース枝部分２６ｂの先端近傍及びドレイン枝部分２２ｂの先端近傍では、ｐ型半導体層２４の接続部２４ｂと電子供給層１８の間の寄生ダイオードに加わる順方向電圧が相対的に小さい。このため、このようなｐ型半導体層２４の接続部２４ｂに補助ゲート電極２９が接触していても、ゲートリーク電流の増大は抑えられる。一方で、ｐ型半導体層２４の接続部２４ｂに補助ゲート電極２９が接触していると、補助ゲート電極２９に印加されるゲート電圧の変化に対してｐ型半導体層２４の電位が高速に追随することができる。このため、半導体装置１のスイッチング速度が向上する。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：半導体積層体、２２：ドレイン電極、２２ａ：ドレインメイン部分、２２ｂ：ドレイン枝部分、２４：ｐ型半導体層、２４ａ：直線部分、２４ｂ：接続部分、２６：ソース電極、２６ａ：ソースメイン部分、２６ｂ：ソース枝部分、２８：ゲート電極、３０：ゲートパッド部、３２：ｐ型半導体パッド部分

Claims

ヘテロ接合を有する半導体積層体と、
前記半導体積層体上に設けられているドレイン電極と、
前記半導体積層体上に設けられており、前記ドレイン電極から離れて配置されているソース電極と、
前記半導体積層体上に設けられており、前記ドレイン電極と前記ソース電極の間に配置されているｐ型半導体層と、
前記ｐ型半導体層の一方の端部に電気的に接続するゲート電極と、を備え、
前記ｐ型半導体層の上面の少なくとも一部は、前記ゲート電極と接触しないように構成されており、
前記ドレイン電極は、
ドレインメイン部分と、前記ドレインメイン部分から第１方向の一方の向きに延びる複数のドレイン枝部分と、を有し、
前記ソース電極は、
ソースメイン部分と、前記ソースメイン部分から前記第１方向の前記一方の向きとは反対向きに延びる複数のソース枝部分と、を有し、
前記ドレイン枝部分と前記ソース枝部分は、前記第１方向に直交する第２方向に沿って交互に配置されており、
前記ｐ型半導体層は、
前記第１方向に沿って延びる複数の直線部分と、
隣り合う前記直線部分を接続する複数の接続部分と、を有しており、
前記ｐ型半導体層の前記直線部分は、前記第２方向に沿って観測したときに、前記ドレイン枝部分と前記ソース枝部分の間において、前記ゲート電極と接触しない半導体装置。
前記半導体積層体上に設けられており、前記ｐ型半導体層の一方の端部に接触する第１ゲートパッド部をさらに備え、
前記ゲート電極は、前記第１ゲートパッド部上に設けられており、前記第１ゲートパッド部を介して前記ｐ型半導体層の一方の端部に電気的に接続する請求項１に記載の半導体装置。
前記第１ゲートパッド部は、前記ｐ型半導体層の一方の端部に接触するｐ型半導体パッド部分を有しており、
前記ｐ型半導体パッド部分は、前記第１ゲートパッド部上に配置されている前記ゲート電極の一部に接触する請求項２に記載の半導体装置。
前記ゲート電極は、前記ｐ型半導体層の他方の端部にも電気的に接続する請求項１〜３のいずれか一項に記載の半導体装置。
前記半導体積層体上に設けられており、前記ｐ型半導体層の他方の端部に接触する第２ゲートパッド部をさらに備えており、
前記ゲート電極は、前記第２ゲートパッド部上にも設けられており、前記第２ゲートパッド部を介して前記ｐ型半導体層の他方の端部に電気的に接続する請求項４に記載の半導体装置。
前記ドレインメイン部分と前記ｐ型半導体層の前記接続部分の間の距離は、前記ドレイン枝部分と前記ｐ型半導体層の前記直線部分の間の距離よりも大きく、
前記ソース枝部分と前記ｐ型半導体層の前記接続部分の間の距離は、前記ソース枝部分と前記ｐ型半導体層の前記直線部分の間の距離よりも大きく、
前記ドレイン枝部分と前記ｐ型半導体層の前記接続部分の間の距離は、前記ドレイン枝部分と前記ｐ型半導体層の前記直線部分の間の距離よりも大きく、
前記ソースメイン部分と前記ｐ型半導体層の前記接続部分の間の距離は、前記ソース枝部分と前記ｐ型半導体層の前記直線部分の間の距離よりも大きく、
前記ｐ型半導体層の前記接続部分の少なくとも一部は、前記ゲート電極と接触する請求項１〜５のいずれか一項に記載の半導体装置。
前記第１ゲートパッド部は、前記ソースメイン部分よりも前記ドレインメイン部分に近い位置に配置されている請求項２又は３に記載の半導体装置。
ヘテロ接合を有する半導体積層体と、
前記半導体積層体上に設けられているドレイン電極と、
前記半導体積層体上に設けられており、前記ドレイン電極から離れて配置されているソース電極と、
前記半導体積層体上に設けられており、前記ドレイン電極と前記ソース電極の間に配置されているｐ型半導体層と、
前記ｐ型半導体層の一方の端部に電気的に接続するゲート電極と、
前記半導体積層体上に設けられており、前記ｐ型半導体層の一方の端部に接触する第１ゲートパッド部と、を備え、
前記ｐ型半導体層の上面の少なくとも一部は、前記ゲート電極と接触しないように構成されており、
前記ゲート電極は、前記第１ゲートパッド部上に設けられており、前記ドレイン電極と前記ソース電極の間に位置する前記ｐ型半導体層には接触しておらず、前記第１ゲートパッド部を介して前記ｐ型半導体層の一方の端部に電気的に接続する半導体装置。
ヘテロ接合を有する半導体積層体と、
前記半導体積層体上に設けられているドレイン電極と、
前記半導体積層体上に設けられており、前記ドレイン電極から離れて配置されているソース電極と、
前記半導体積層体上に設けられており、前記ドレイン電極と前記ソース電極の間に配置されているｐ型半導体層と、
前記ｐ型半導体層の一方の端部と他方の端部に電気的に接続するゲート電極と、
前記半導体積層体上に設けられており、前記ｐ型半導体層の他方の端部に接触する第２ゲートパッド部と、を備え、
前記ｐ型半導体層の上面の少なくとも一部は、前記ゲート電極と接触しないように構成されており、
前記ゲート電極は、前記第２ゲートパッド部上に設けられており、前記ドレイン電極と前記ソース電極の間に位置する前記ｐ型半導体層には接触しておらず、前記第２ゲートパッド部を介して前記ｐ型半導体層の他方の端部に電気的に接続する半導体装置。