JP5494622B2 - 半導体装置 - Google Patents
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Description
(第1特徴)本明細書で開示される技術は、半導体装置に用いられる材料を限定するものではない。典型的には、窒化物系の化合物半導体を用いるのが望ましい。例えば、第1半導体層の半導体材料は、InXaGaYaAl1−Xa−YaN(0≦Xa≦1、0≦Ya≦1、0≦Xa+Ya≦1)であり、第2半導体層の半導体材料は、InXbGaYbAl1−Xb−YbN(0≦Xb≦1、0≦Yb≦1、0≦Xb+Yb≦1)であり、(1−Xa−Ya)<(1−Xb−Yb)であるのが望ましい。また、第3半導体層の半導体材料は、InXcGaYcAl1−Xc−YcN(0≦Xc≦1、0≦Yc≦1、0≦Xc+Yc≦1)であり、第4半導体層の半導体材料は、InXdGaYdAl1−Xd−YdN(0≦Xd≦1、0≦Yd≦1、0≦Xd+Yd≦1)であり、(1−Xc−Yc)<(1−Xd−Yd)であるのが望ましい。
(第2特徴)本明細書で開示される技術では、第1半導体層と第2半導体層の第1ヘテロ接合面に形成される2次元電子ガス層の電子濃度が、第3半導体層と第4半導体層の第2ヘテロ接合面に形成される2次元電子ガス層の電子濃度よりも濃く調整されている。これを具現化するためには、例えば、第4半導体層の厚みが第2半導体層の厚みよりも薄いのが望ましい。また、第4半導体層のアルミニウムの組成比が第2半導体層のアルミニウムの組成比よりも小さいのが望ましい。これらの特徴は、組合せられるのが特に望ましい。
(第3特徴)ドレイン電極が充填される第1トレンチの深さは、特に限定されるものではないが、一例では、第4半導体層と第3半導体層を貫通するのが望ましい。より望ましくは、第1トレンチは、第2半導体層を貫通して第1半導体層に達しているのが望ましい。
(第4特徴)導通電極が充填される第2トレンチの深さは、特に限定されるものではないが、一例では、第4半導体層と第3半導体層を貫通するのが望ましい。より望ましくは、第2トレンチは、第2半導体層を貫通して第1半導体層に達しているのが望ましい。
(1)図2に示されるように、半導体装置1は、2種類の高電子移動度トランジスタが直列に接続された構造と等価であると評価することができる。一方の高電子移動度トランジスタが高耐圧のノーマリオン型であり、他方のトランジスタが低耐圧のノーマリオフ型である。すなわち、半導体装置1は、導通電極を介して厚み方向にオフセットされた2つのヘテロ接合面を電気的に接続することで、2種類の高電子移動度トランジスタを省スペースに配置させることに成功したと評価することもできる。
(2)補助ゲート部23が設けられていることにより、半導体装置1がオフしたときに、ドレイン電極21と導通電極25の間の電界が緩和される。
(3)半導体装置1は、第4半導体層16上に第5半導体層としてのノンドープの窒化ガリウムのキャップ層を備えていてもよい。キャップ層が設けられていることにより、コラプス現象が抑制される。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
11:基板
12:バッファ層
13:第1半導体層
14:第2半導体層
15:第3半導体層
16:第4半導体層
21:ドレイン電極
22:第1トレンチ
23:補助ゲート部
24:第2トレンチ
25:導通電極
28:ゲート部
29:ソース電極
32:第1ヘテロ接合面
34:第2ヘテロ接合面
Claims (7)
- 半導体積層体と、
前記半導体積層体上に設けられているドレイン電極と、
前記半導体積層体上に設けられているとともに、前記ドレイン電極から離れて配置されているソース電極と、
前記半導体積層体上に設けられているとともに、前記ドレイン電極と前記ソース電極の間に配置されているゲート部と、
前記半導体積層体上に設けられているとともに、前記ドレイン電極と前記ゲート部の間に設けられている導通電極と、を備えており、
前記半導体積層体は、第1半導体層、第2半導体層、第3半導体層、及び第4半導体層を有しており、
前記第1半導体層と前記第2半導体層のバンドギャップは異なっており、前記第1半導体層と前記第2半導体層によって第1ヘテロ接合面が構成されており、
前記第3半導体層と前記第4半導体層のバンドギャップは異なっており、前記第3半導体層と前記第4半導体層によって第2ヘテロ接合面が構成されており、
前記ドレイン電極は、前記第1ヘテロ接合面に形成される2次元電子ガス層に対して電気的に接続可能に構成されており、
前記ソース電極は、前記第1ヘテロ接合面に形成される2次元電子ガス層から電気的に絶縁可能に構成されているとともに、前記第2ヘテロ接合面に形成される2次元電子ガス層に対して電気的に接続可能に構成されており、
前記ゲート部は、前記第2ヘテロ接合面に対向しており、
前記導通電極は、前記第1ヘテロ接合面及び前記第2ヘテロ接合面に形成される2次元電子ガス層の双方に対して電気的に接続可能に構成されており、
前記第1ヘテロ接合面に形成される2次元電子ガス層の電子濃度は、前記第2ヘテロ接合面に形成される2次元電子ガス層の電子濃度よりも濃い半導体装置。 - 前記半導体積層体上に設けられているとともに、前記ドレイン電極と前記導通電極の間に設けられている補助ゲート部をさらに備えており、
前記補助ゲート部は、前記ゲート部に接地電圧が印加されるときに接地電圧が印加されるように構成されている請求項1に記載の半導体装置。 - 前記半導体積層体上に設けられているとともに、前記ドレイン電極と前記導通電極の間に設けられている補助ゲート部をさらに備えており、
前記補助ゲート部は、前記ソース電極に接続されている請求項1に記載の半導体装置。 - 前記第1半導体層、前記第2半導体層、前記第3半導体層、及び前記第4半導体層は、この順で積層している請求項1〜3のいずれか一項に記載の半導体装置。
- 前記第2半導体層のバンドギャップは、前記第1半導体層のバンドギャップよりも広く、
前記第4半導体層のバンドギャップは、前記第3半導体層のバンドギャップよりも広い請求項4に記載の半導体装置。 - 前記ドレイン電極は、前記半導体積層体に形成されている第1トレンチ内に充填されている請求項4又は5に記載の半導体装置。
- 前記導通電極は、前記半導体積層体に形成されている第2トレンチ内に充填されている請求項4〜6のいずれか一項に記載の半導体装置。
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