KR0165296B1 - 반도체회로의 출력 드라이버의 구조 - Google Patents

Abstract

앞단의 신호를 받아 동작하는 동작부와 상기 신호와는 무관하게 항상 오프상태로 존재하는 정지부가 병렬로 연결되어 있는 것을 특징으로 하는 반도체장치의 출력 드라이버의 구조에 관하여 기재되어 있다. 이는, 출력 드라이버를 동작부와 정지부로 나눈 후, 동작부와 정지부를 구성하는 소자의 접합구조를 서로 다르게 형성함으로써 ESD보호와 동작속도를 향상시킨다.

Description

반도체회로의 출력 드라이버의 구조

제1도는 일반적인 출력 드라이버의 구조를 도시한 회로도이다.

제2a도 및 제2b도는 LDD(Lightly Doped Drain)구조의 MOSFET와 깊은 접합(Deep junction)구조의 MOSFET를 도시한 단면도이다.

제3a도 내지 제3e도는 본 발명에 의한 출력 드라이버의 구조를 실시예별로 도시한 회로도이다.

제4a도 및 제4b도는 본 발명에 의한 출력 드라이버의 정지부를 구성하는 소자의 접합 구조의 일례를 보여주는 단면도이다.

본 발명은 반도체장치의 출력회로에 관한 것으로, 특히 ESD(Electro-Static Discharge)에 대한 회로의 보호(protection)와 속도향상을 꾀한 출력 드라이버의 구조에 관한 것이다.

반도체장치의 출력 드라이버는 정전기(Electro-Static)에 잘 견디어야 할 뿐만아니라 고속력(High speed)을 요하는 제품의 경우에는 시간지연을 최소화하여 속도향상을 가능하게 해야 한다.

제1도는 일반적인 출력 드라이버의 구조를 도시한 회로도이다.

풀-업(pull-up)(M1)소자 및 풀-다운(pull-down)(M2)소자 모두를 NMOS FET로 채용한 경우이다. 풀-업 소자와 풀-다운 소자 사이에 외부회로로 노출된 패드(PAD)가 이 풀-업 소자 및 풀-다운 소자에 병렬로 연결되어 있다. 풀-업 소자에는 V_CC가 공급되고 풀-다운 소자에는 V_SS가 공급된다.

풀-업 및 풀-다운 소자의 입력단은 기타 다른 내부회로와 연결되고, 이 입력단으로 소정의 전압이 공급될 때 상기 출력 드라이버는 출력회로로써 작용한다. 그러나, 풀-업 및 풀-다운 소자에 병렬로 연결된 패드에 순간적으로 고전압의 정전기가 발생할 때 상기 출력 드라이버는 ESD 보호회로로써 작용한다.

ESD란 정전기에 의한 방전현상으로서, 입력 또는 출력회로와 연결되어 있는 외부 도전선에 순간적으로 고전압의 정전기가 발생하였을 때, 이 정전기에 의해 입력 또는 출력회로의 일부에 과도전류가 흘러 입력 또는 출력회로의 일부분이 파괴되는 것을 말한다.

내부회로를 구성하는 통상의 트랜지스터가 핫-캐리어(hot-carrier)효과를 방지하기 위해 LDD(Lightly Doped Drain)구조를 채용함에도 불구하고, 출력 드라이버를 구성하는 트랜지스터들은, 상술한 ESD를 고려하여, 게이트전극과 불순물이 도우프된 영역(소오스 및 드레인)이 겹쳐지는 부분이 큰 것을 특징으로 하는 깊은 접합(Deep junction)구조를 채용한다. 이는, 입력 또는 출력회로로 정전기라 유입된 후 방전될 때, 트랜지스터의 스냅백 전압(snapback voltage; V_sb)을 낮추므로 I XV_sb(이때, I는 방전되는 전류를 나타낸다)으로 표시되는 소모전력을 저하시켜 회로를 정전기에 보다 잘 견디게 만든다.

상술한 일반적인 출력 드라이버의 구조는 풀-업 및 풀-다운 소자를 깊은 접합 구조로 형성함으로써 풀-업 및 풀-다운 소자를 LDD 구조로 형성한 경우 보다 정전기에 보다 잘 견디도록 하였다. 그러나 이와 같은 깊은 접합 구조를 갖는 풀-업 및 풀-다운 소자는 출력 드라이버의 입력단에서 바라보는 입력 커패시턴스를 증가시키게 되어 회로의 동작속도를 느리게 하는 단점이 있다. 제2a도 및 제2b도를 참조하여, 회로의 동작속도를 저하시키는 입력 커패시턴스에 대해 설명한다.

제2a도 및 제2b도는 LDD(Lightly Doped Drain)구조의 MOSFET와 깊은 접합(Deep junction)구조의 MOSFET를 도시한 단면도이다.

제2a도는 LDD 구조로 된 NMOS FET를 도시한 것으로, 도면부호 10은 반도체기판을, 20은 소오스/드레인 영역을, 22는 게스트 산화막을, 24는 게이트전극을, 26은 측벽 스페이서를 그리고 L_eff는 유효 채널길이를 나타낸다.

소오스/드레인 영역(20)은 게이트전극 하부에 얕게 형성되고 저농도의 N형 불순물이 도우프되어 있는 N^-영역 및 게이트전극 하부를 제외한 영역에 깊게 형성되고 고농도의 N형 불순물로 도우프되어 있는 N⁺영역으로 구성된다. 이때, 게이트전극 하부에 형성되어 있는 N^-영역은 게이트전극과 드레인 사이의 전계를 약화시켜 핫-캐리어 효과를 방지한다.

상기한 LDD구조를 채용한 트랜지스터는 핫-캐리어 효과를 효과적으로 방지함으로써 트랜지스터의 신뢰도를 향상시킬 수 있어 대부분의 트랜지스터에 채용되고 있다. 그러나, ESD에 의한 소자의 보호라는 측면을 고려해 볼 때, 상술한 바와 같이 LDD 구조의 트랜지스터보다는 깊은 접합구조의 트랜지스터가 더 큰 신뢰도를 가진다.

제2b도는 깊은 접합구조로 된 NMOS FET를 도시한 것으로, 도면부호 21은 깊은 접합구조의 소오스/드레인 영역은, 25는 게이트전극을 그리고 △W/2은 길어진 게이트전극의 폭을 나타낸다.

깊은 접합 구조는 상기한 LDD 구조에 고농도의 불순물이온을 깊은 접합을 형성하도록 추가적으로 도우프하거나 게이트전극을 이온주입에 대한 마스크로 이용한 불순물이온 도우프 공정에 의해 형성한다. 이때 형성되는 접합은 게이트전극 하부에서는 횡적으로, 그 외의 영역에서는 종적으로 확산하여 상기 제2b도의 도면부호21과 같은 모양으로 형성된다. 게이트전극의 폭이 상기 제2a도의 폭과 동일할 경우(점선으로 표시), 깊은 접합구조를 갖는 트랜지스터의 채널길이는 반도체기판(10)에 점선으로 표시한 바와 같이, LDD 구조의 유효채널길이 보다 훨씬 작다. 따라서 LDD 구조에서와 동일한 길이의 유효채널 길이를 얻기 위해서는 게이트전극의 길이를 확장할 필요가 있다. 상기 제2b도에 도시된 게이트전극(25)은 LDD구조의 유효채널 길이와 동일한 길이의 채널을 얻기 위해 게이트전극의 양측 각각을 △W/2만큼 확장시킨 경우이다.

통상, 커패시턴스는 커패시터의 넓이에 비례하여 증가하거나 감소한다. 모든 MOS FET의 경우, 게이트전극과 반도체기판 사이에 기생커패시터(입력 커패시터)가 존재한다. 이는 트랜지스터의 동작속도를 좌우하는 중요한 변수로 작용하는데, 통상 이 기생 커패시턴스의 값이 작을수록 동작속도는 커진다.

제2a도와 제2b도에 도시된 게이트전극을 비교해 보면, 제2b도에 도시된 게이트전극(25)의 폭이 상기 제2a도에 도시된 게이트전극(24)의 폭 보다 △W 만큼 크다는 것을 알 수 있다. 이는, 상기 제2b도에 도시된 트렌지스터가 상기 제2a도에 도시된 트랜지스터 보다 △W XL(이때, L은 게이트전극의 길이를 나타낸다)만큼 큰 입력 커패시턴스를 가진다는 것을 의미한다. 따라서, 트랜지스터의 동작속도 향상이라는 측면을 고려해 볼 때, 깊은 접합 구조의 트랜지스터 보다 LDD 구조의 트랜지스터가 훨씬 효과적이다.

본 발명의 목적은 ESD에 대한 소자의 파괴를 효과적으로 보호함과 동시에 회로에 동작속도를 향상시킬 수 있는 반도체장치의 출력 드라이버의 구조를 제공하는데 있다.

본 발명의 상기 목적은, 앞단의 신호를 받아 동작하는 동작부와 상기 신호와는 무관하게 항상 오프상태로 존재하는 정지부가 병렬로 연결되어 있는 것을 특징으로 하는 출력 드라이버의 구조에 의해 달성된다.

바람직하게, 상기 동작부 및 정지부는 각각 전원선 및 출력패드와 연결되는 풀-업 소자와 상기 패드와 접지선과 연결되는 풀-다운 소자로 구성된다. 그리고, 상기 동작부를 구성하는 소자는 LDD(Lightly Doped Drain) 구조이고, 상기 정지부를 구성하는 소자는 깊은 접합(Deep Junction)구조이다.

이때, 상기 트랜지스터는 NMOS FET 또는 NPN 바이폴라 트랜지스터이고, 상기 다이오드는 N⁺/P 다이오드이다.

정지부를 구성하는 풀-업 및 풀-다운 소자들에 있어서, 상기 전원선 및 패드와 연결되는 불순물확산영역 중 어느 하나의 접합, 및 상기 패드 및 접지선과 연결되는 불순물확산영역 중 어느 하나의 접합은 동작부를 구성하는 상기 풀-업부 및 풀-다운 소자의 불순물확산영역의 접합과 서로 다른 구조이다.

이때, 동작부를 구성하는 상기 풀-업 소자 및 풀-다운 소자의 불순물확산영역은 N^-/N⁺로된 LDD 구조이고, 상기 다른 구조는 상기 N^-부분과 동일한 부분이 상기 N^-의 불순물농도 보다 더 높은 농도로 도우프된 구조이며, 정지부를 구성하는 상기 풀-업 소자 및 풀-다운 소자는 NMOS FET, NPN 바이폴라 트랜지스터 또는 N⁺/P 다이오드로 구성된다.

따라서, 본 발명의 의한 출력 드라이버에 의하면, 앞단의 신호를 받아 동작하는 동작부와 이 신호와는 상관없이 항상 오프상태로 존재하는 정지부로 나누어 출력 드라이버를 구성한 후, 이들 두 부분을 구성하는 소자의 불순물확산영역의 구조를 서로 다르게 형성함으로써 ESD 보호와 함께 회로의 동작속도를 효과적으로 향상시킬 수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다.

제3a도 내지 제3e도는 본 발명에 의한 출력 드라이버의 구조를 실시예 별로 도시한 회로도로서, 도면부호 M1은 동작부의 풀-업 소자를, M2은 동작부의 풀-다운 소자를, M3은 정지부의 풀-업 소자를, M4은 정지부의 풀-다운 소자를 그리고 PAD는 외부 장치와 출력 드라이버를 연결되는 도전선을 나타낸다. 도면에 있어서, 굵은 선으로 처리된 부분은 깊은접합이 형성된 부분을 나타낸다. 예를 들면, M3의 경우, 소오스 및 드레인 영역 모두가 깊은접합 구조로 형성되어 있다.

제3a도는 본 발명의 제1실시예에 의한 출력 드라이버의 구조이다. 이는, 동작부 및 정지부를 구성하는 소자(M1,M2,M3 및 M4)를 모두 NMOS FET를 사용한 경우로, M1 및 M2는 LDD 구조의 트랜지스터이고, M3 및 M4는 깊은접합 구조의 트랜지스터이다. 즉, 전원선(V_CC선) 및 PAD 와 연결되는 불순물확산영역과 PAD 및 접지선(V_SS)과 연결되는 불순물확산영역의 접합 깊이가 이에 해당하는 동작부의 접합 깊이 보다 깊다. M3 및 M4는 M1 및 M2에 대해 병렬로 연결되어 있으며, 그 게이트전극은 접지되어 정지부를 구성하는 상기 M3 및 M4는 항상 오프(off)상태로 존재한다. 패드(PAD)는 M1과 M2의 연결부(즉, M1의 소오스와 M2의 드레인) 및 M3과 M4의 연결부 (M3의 소오스와 M4의 드레인)와 공통으로 연결된다. M1의 드레인 V_CC선과 연결되고 M2의 소오스는 V_SS선과 연결된다.

M1 및 M2의 게이트전극에 입력되는 신호에 의해 패드로 데이터를 전달함으로써 동작부는 출력 드라이버로서의 동작을 하고, 패드에 순간적으로 발생한 정전기를 M3 및 M4에 의해 방전함으로써 정지부는 ESD보호단으로 동작한다. 즉, 상기 PAD에 순간적으로 양(+)의 정전기가 발생할 경우, 상기 M3를 통해 방전되고(M3는 P 전극은 PAD에 연결되고, N 전극은 V_CC선에 연결된 PN 다이오드와 같은 역할을 함), 상기 PAD에 순간적으로 음(-)의 정전기가 발생할 경우, 상기 M4를 통해 방전된다(M4는 P 전극은 V_SS에 연결되고, N 전극은 PAD에 연결된 PN 다이오드와 같은 역할을 함).

이때, 상기 M1 및 M2는 LDD 구조로 형성되어 있기 때문에, 출력 동작 시 발생할지도 모르는 핫-캐리어를 효과적으로 방지하여 소자의 신뢰도를 높일 수 있을 뿐만아니라, 출력 드라이버를 구성하는 소자를 모두 깊은 접합 구조로 형성한 일반적인 경우 보다 더 큰 동작속도를 갖는다. 또한, 상기 M3 및 M4는 깊은접합 구조로 형성됨과 동시에 상기 M1 및 M2와는 무관하게 항상 오프상태로 존재하기 때문에, ESD에 대해 효과적으로 소자를 보호할 수 있을 뿐만아니라, 소자 동작 시 동작속도를 지연시키는 요인으로 작용하지 않는다.

따라서, 본 발명에 의한 일 실시예에 의하면, 일반적인 출력 드라이버의 구조와 비교하여 동일한 ESD 보호 효과를 유지함과 동시에, 더 큰 동작속도를 가진다.

제3b도는 본 발명의 제2실시예에 의한 출력 드라이버의 구조로서, 동작부를 구성하는 풀-업 소자(M1)를 NMOS FET로 구성하는 대신 PMOS FET 또는 바이폴라 트랜지스터로 구성한 경우이다. 이때, M2는 LDD구조를 갖는 NMOS FET로 구성되고, M3 및 M4는 깊은 접합 구조를 갖는 NMOS FET로 구성된다.

제3c도는 본 발명의 제3실시예에 의한 출력 드라이버의 구조로서, 정지부를 구성하는 풀-업 소자(M3) 및 풀-다운 소자(M4)를 NMOS FET로 구성하는 대신 NPN 바이폴라 트랜지스터로 구성한 경우이다. 이때, 물론 상기 바이폴라 트랜지스터의 에미터는 깊은 접합구조로 형성된다. 즉 정지부의 접합 깊이가 동작부의 접합 깊이 보다 깊다.

제3d도는 본 발명의 제4실시예에 의한 출력 드라이버의 구조로서, 정지부를 구성하는 풀-업 소자(M3) 및 풀-다운 소자(M4)를 NMOS FET로 구성하는 대신 N⁺/P 다이오드로 구성한 경우이다. 이때, 물론 상기 다이오드는 깊은접합 구조로 형성된다. 즉 동작부의 접합 깊이 보다 정지부의 접합 깊이가 더 깊다.

제3e도는 본 발명의 제5실시예에 의한 출력 드라이버 구조로서, 정지부를 구성하는 소자들에 있어서, 전원선(V_CC선)과 연결되는 불순물확산영역(A로 표시) 및 PAD와 연결되는 불순물확산영역(B로 표시)중 적어도 하나, 및 접지선(V_SS선)과 연결되는 불순물확산영역(D로 표시) 및 PAD와 연결되는 불순물확산영역(C로 표시)중 적어도 하나가 동작부의 접합 구조와 다른 구조로 형성된 경우이다. 상기 다른 구조란, 예를 들면, 동작부의 불순물확산영역이 N^-/N⁺로 형성된 LDD구조인 경우, 상기 N^-영역이 차지하는 부분과 같은 부분이 상기 N^-영역의 불순물농도 보다 더 높은 구조를 의미한다.

제4a도 및 제4b도는 본 발명에 의한 출력 드라이버의 정지부를 구성하는 소자의 접합 구조의 일례를 보여주는 단면도로서, 상기 다른 구조를 도시한 것이다. 도면에 있어서, A로 표시된 영역이 N^-/N⁺로 형성된 LDD 구조에 있어서 N^-영역이 차지하는 부분이다. 상기 제 5실시예에 의하면, 이 A 부분이 상기 N^-영역의 불순물농도 보다 더 높다.

상기 제5실시예에 있어서, 정지부를 구성하는 소자로 NMOS FET, NPN 바이폴라 트랜지스터 및 N⁺/P 다이오드 등과 같은 것들을 사용할 수 있다.

따라서, 본 발명에 의한 출력드라이버의 구조에 의하면, 출력드라이버를 동작부와 정지부로 나눈 후, 동작부와 정지부를 구성하는 소자의 접합구조를 서로 다르게 형성함으로써 ESD 보호와 동작속도를 향상시킨다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (4)

1. 앞단의 신호를 받아 동작하며, 전원선 및 출력패드와 연결되는 LDD(Lightly Doped Drain) 구조의 풀-업 트랜지스터와 상기 출력패드와 접지선과 연결되는 LDD 구조의 풀-다운 트렌지스터들로 구성된 동작부와, 상기 동작부의 동작과 무관하게 항상 오프상태로 존재하고, 상기 동작부와 병렬로 연결되는 깊은 접합(Deep Junction) 구조의 풀-업 트랜지스터와 깊은 접합 구조의 풀-다운 트랜지스터들로 구성된 정지부를 포함하는 것을 특징으로 하는 반도체장치 출력 드라이버의 구조.
2. 제1항에 있어서, 상기 정지부의 풀-업 및 풀-다운 트랜지스터들은 NMOS 트랜지스터로 구성되어 있거나, 상기 정지부의 풀-업 및 풀-다운 트랜지스터들은 NPN 바이폴라 트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체장치의 출력 드라이버의 구조.
3. 앞단의 신호를 받아 동작하며, 전원선 및 출력패드와 연결되는 LDD(Lightly Doped Drain)구조의 풀-업 트랜지스터와 상기 출력패드와 접지선과 연결되는 LDD 구조의 풀-다운 트랜지스터들로 구성된 동작부와; 상기 동작부의 동작과 무관하게 항상 오프 상태로 존재하고, 상기 전원선 및 출력패드와 연결되는 풀-업 트랜지스터의 불순물확산영역 중 어느 하나 및 상기 출력패드 및 상기 접지선과 연결되는 풀-다운 트랜지스터의 불순물확산영역 중 어느 하나가 깊은 접합 구조로 된 정지부를 포함하는 것을 특징으로 하는 반도체장치의 출력 드라이버의 구조.
4. 제3항에 있어서, 정지부를 구성하는 상기 풀-업 트랜지스터 및 풀-다운 트랜지스터는 NMOS 트랜지스터 및 NPN 바이폴라 트랜지스터 중 어느 하나로 구성되어 있는 것을 특징으로 하는 반도체장치의 출력 드라이버의 구조.