JPH06120494A - Ｅｓｄ免疫性改善技術 - Google Patents

Ｅｓｄ免疫性改善技術

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JPH06120494A
JPH06120494A JP4013377A JP1337792A JPH06120494A JP H06120494 A JPH06120494 A JP H06120494A JP 4013377 A JP4013377 A JP 4013377A JP 1337792 A JP1337792 A JP 1337792A JP H06120494 A JPH06120494 A JP H06120494A
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JP
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control gate
voltage
source
region
potential
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JP4013377A
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English (en)
Inventor
Yung-Chau Yen
イェン ヤング−チャオ
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 フローティングゲート技術を使用したスイッ
チングＭＯＳトランジスタを使用してＩＣから静電放電
（ＥＳＤ）をシャントして除去する。 【構成】 このスイッチングＭＯＳトランジスタは、Ｉ
Ｃ用の通常の動作電圧より高いがＩＣの所定の電圧レベ
ル特性よりも低い電圧レベルでスイッチする。第一スイ
ッチングＭＯＳトランジスタ１０は、その制御ゲート１
４及びドレイン１６を関係あるライン１１ａへ接続し且
つそのソース１８を基準点１９へ接続することにより、
正のＥＳＤストレスに対する経路を提供している。第二
スイッチングＭＯＳトランジスタは、その制御ゲート２
４及びドレイン２６を基準点２９へ接続し且つそのソー
ス２８を該関係のあるラインへ接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、保護回路に関す
るものであって、更に詳細には、集積回路における静電
放電（ＥＳＤ）に対する保護回路に関するものである。
【０００２】
【従来の技術】静電放電 半導体集積回路（ＩＣ）における静電放電（ＥＳＤ）は
公知の問題である。集積回路における急激な電圧スパイ
クの不本意の存在は、回路特徴の物理的な破壊を発生さ
せる場合がある。例えば、ＥＳＤにより誘起されたスパ
イクは、電界効果トランジスタ（ＦＥＴ）の薄い酸化膜
を破壊させることがあり、又ＰＮ接合を劣化させ実効的
に適切なＩＣ動作を破壊する場合がある。典型的な二酸
化シリコンゲートは、その絶縁強度が約１０7 Ｖ／ｃｍ
よりも大きい場合に破壊される。ＥＳＤストレスの最も
一般的な発生源はユーザのＩＣパッケージの取扱いであ
る。人間の体は、高々２０００Ｖの静電気を蓄積するこ
とが可能であり、その静電気の電荷量はゲート酸化膜又
はその他のＩＣ特徴を容易に破壊することが可能なもの
である。
【０００３】ＥＳＤに対して保護を行なう最も一般的な
方法は、ＥＳＤスパイクをそらせるための抵抗性経路を
与えるために所望のラインに対してシャントするダイオ
ードを挿入することである。この点に関して、例えば米
国特許第４，８９０，１８７号（Ｔａｉｌｌｉｅｔ ｅ
ｔ ａｌ）及びＩＢＭテクニカル・ディスクロージャ・
ブレチン、Ｖｏｌ．２２、Ｎｏ．１０を参照すると良
い。別の解決方法は、所望のラインに対してシャントさ
せて電界効果トランジスタ（ＦＥＴ）を接続させ且つそ
れをゲート制御型ドレインアバランシェブレークダウン
モードで動作させることである。この点に関しては、例
えば米国特許第４，６９２，８３４号（Ｉｗａｈａｓｈ
ｉ ｅｔ ａｌ）を参照すると良い。しかしながら、こ
れらの方法はそれなりの制限を有している。典型的に
は、それらは回路入力を保護するためにのみ使用されて
いる。更に、特徴寸法がＩＣ製造において継続して減少
されると、ＩＣにおいて使用されるＦＥＴのゲートとチ
ャンネルとの間の酸化物バリヤは更に薄くなり、ブレー
クダウンが発生する蓋然性が一層高まる。
【０００４】フローティングゲートトランジスタ 従来のＦＥＴにおいては、制御ゲートに充分な電圧を印
加すると、チャンネル領域が導電状態となり、且つソー
スからドレインへ電流が流れる。フローティングゲート
ＦＥＴにおいては同一のことが成立するが、チャンネル
を導通状態とさせるのに必要とされる電圧は従来のＦＥ
Ｔにおけるものよりもかなり高いものである。
【０００５】図１ａは、従来のフローティングゲートＦ
ＥＴ（Ｎチャンネル）の物理的構成を示している。フロ
ーティングゲートＦＥＴはフローティングゲート２を有
しており、それは、例えば層形成された二酸化シリコン
等のような絶縁領域３により制御ゲート４から電気的に
分離されている。両方のゲートがこの絶縁領域によりＦ
ＥＴの下側に存在するチャンネル領域９から電気的に分
離されている。チャンネル領域９は、Ｐ型基板７内に形
成されている同一のＮ＋型ソース６及びドレイン８領域
により画定されている。典型的に、ソース６は基板７
（通常接地されている）へ接続されており、且つ正の電
位が酸化物層３内に形成されている開口を介してソース
及びドレイン領域へ接続されている導電性の金属層を介
してドレイン８へ印加される。図１ｂにおいて同一の構
成要素には同一の符号が使用されている。しかしなが
ら、理解すべきことであるが、ソース及びドレイン領域
はＦＥＴにおいては事実上交換可能なものである。
【０００６】フローティングゲートトランジスタは、通
常の回路電圧が回路に印加されているか否かに拘らず、
長期間に亘ってフローティングゲート２を横断して電荷
を維持する能力があるために、消去可能書込み可能リー
ドオンリメモリ（ＥＰＲＯＭ）等のようなメモリ装置に
おいてよく使用されている。このことが成立するのは、
酸化物バリアに打ち勝つために且つフローティングゲー
ト上に電荷を格納し又はその電荷を解放させるために必
要とされる電圧は比較的大きなものだからである（回路
電圧と比較して）。充電状態は、ドレイン接合をアバラ
ンシェブレークダウンへ駆動することにより達成され、
従ってその場合に、高エネルギ電子が厚い酸化物を浸透
し且つフローティングゲート上にトラップされる。その
電荷は装置上に紫外線を照射することにより消去され、
その際にトラップされた電子が励起され且つフローティ
ングゲートから除去される。
【０００７】フローティングゲート上に電荷を格納する
ために必要とされるフローティングゲート電圧ＶF は次
式で表わすことが可能である。
【０００８】ＶF ＝ＶG ×［Ｃ2 ／（Ｃ1 ＋Ｃ2 ）］ 尚、Ｃ1 ＝フローティングゲートとチャンネルとの間の
実効容量 Ｃ2 ＝フローティングゲートと制御ゲートとの間の実効
容量 ＶG ＝制御ゲートにおける電圧 フローティングゲート電圧ＶF は、チャンネルにおける
ドーパントレベルを調節するための従来の拡散又はイオ
ン注入技術を使用して装置の製造過程中に調整すること
が可能である。一方、実効容量の比を酸化物厚さを変化
させることにより調節することが可能である。
【０００９】充分な電圧ＶG が制御ゲート４へ印加され
ると、電流が誘起されてソース６からドレイン８へチャ
ンネル５を横断して流れる。従って、フローティングゲ
ートトランジスタは、上述した電荷注入モデルとは関係
なしに、以下に説明する如く、ＥＳＤに対する保護を与
えるために新規な態様で使用することが可能である。
【００１０】
【課題を解決するための手段】ＭＯＳ集積回路は、所定
レベルを超える電圧（ＥＳＤストレス）の印加により適
切な動作が破壊される回路特徴を有している。本発明に
よれば、該回路特徴は、集積回路の通常の動作電圧より
も大きいが該回路特徴の所定の電圧レベルよりも低い電
圧レベルにおいてスイッチすべく適合されており、従っ
て過剰な電圧を該回路特徴からシャントして取除くスイ
ッチング手段によりＥＳＤストレスに対しての保護が図
られている。
【００１１】本発明の好適実施例においては、該スイッ
チング手段が、集積回路の通常の動作電圧よりも大きい
が該回路特徴の所定の電圧レベルよりも多少低いフロー
ティングゲート電圧を持ったフローティングゲートトラ
ンジスタ構成を使用している。第一フローティングゲー
トトランジスタは、その制御ゲート及びドレインを興味
のあるラインへ接続させ且つそのソースを基準点へ接続
させることにより正のＥＳＤストレスに対する経路を与
えている。従って、正のＥＳＤストレスが該興味のある
ラインの上に表われる場合には、制御ゲートからソース
への電位が充分に正となって該トランジスタをターンオ
ンさせ且つそのチャンネルを導通状態とさせ、従ってＥ
ＳＤストレスを該基準点に対してシャントさせ且つ該興
味のあるラインから取除く。第二フローティングゲート
トランジスタは、その制御ゲート及びドレインを該基準
点へ接続し且つそのソースを該興味のあるラインへ接続
させることにより負のＥＳＤストレスに対する経路を提
供している。従って、該興味のあるライン上に負のＥＳ
Ｄストレスが表われる場合には、ソース電位は制御ゲー
ト電位よりも充分に低く、該トランジスタをターンオン
させ且つそのチャンネルを導通状態とさせ、従って該基
準点に対するＥＳＤストレスをシャントさせ該興味のあ
るラインから除去している。
【００１２】本発明は、ＥＳＤストレスをそらさせる簡
単な方法を提供している。ＭＯＳ装置の適切な動作が破
壊される点よりも多少低い電圧レベルにおいてスイッチ
するフローティングゲート装置を製造することにより、
ＭＯＳ装置の一体性乃至は信頼性を保護することが可能
である。
【００１３】
【実施例】従来のＩＣチップパッケージにおいては、回
路への電気的接続は、ＩＣ構成体の表面上のボンディン
グパッドを介してなされている。該ボンディングパッド
は、ＩＣチップパッケージから延在するピンを介してユ
ーザへアクセス可能なものとされている。通常、ＩＣパ
ッケージは、プリント回路基板上のソケット内に挿入さ
れる。
【００１４】本発明によれば、フローティングゲートト
ランジスタが、基準点（通常は接地）への種々の回路リ
ードをシャントする。フローティングゲートトランジス
タは、上述した従来の技術に関するセクションにおいて
説明した如き従来の方法に従って構成される。全てのフ
ローティングゲートトランジスタは通常のＩＣ動作期間
中はオフすべく構成される。
【００１５】図２を参照すると、ＩＣパッケージはボン
ディングパッド１１を有しており、それによって、ユー
ザはライン１１ａへ接続されている回路特徴へアクセス
を行なう。フローティングゲートトランジスタ１０は、
その制御ゲート１４及びドレイン１６をライン１１ａへ
接続しており、且つそのソース１８をノード１９へ接続
している。第二フローティングゲートトランジスタ２０
は、その制御ゲート２４及びそのドレイン２６をノード
２９へ接続しており且つそのソース２８をライン１１ａ
へ接続している。
【００１６】図２の構成体の典型的な適用例において
は、ユーザが、パッド１１を介してＩＣ供給電圧Ｖccを
供給する。同様に、ユーザは、ノード１９及び２９にＩ
Ｃ基準電圧Ｖss（通常は接地）を供給する。正のＥＳＤ
ストレス（Ｖssに関して）がパッド１１に表われると、
制御ゲート１４からソース１８への電位が充分に正とな
ってトランジスタ１０をターンオンし、且つＥＳＤスト
レスがドレイン１６からソース１８更にＶssへの導通経
路に沿って除去され且つ内部回路へ与えられることはな
い。しかしながら、制御ゲート２４における電位はソー
ス２８におけるものよりも低いので、トランジスタ２０
はオフしている。負のＥＳＤストレス（Ｖssに関して）
がパッド１１に表われると、ソース２８における電位が
制御ゲート２４における電位よりも充分に低く降下して
トランジスタ２０をターンオンさせ、従ってＥＳＤスト
レスをＶssへ導通させ且つ内部回路へ導通させることは
ない。制御ゲート１４における電位はソース１８におけ
るものよりも低いので、トランジスタ１０はオフのまま
である。
【００１７】図３を参照すると、このＩＣもボンディン
グパッド１２を有しており、そこに内部回路からの出力
が供給される。本発明によれば、フローティングゲート
トランジスタ３０，４０，５０，６０がパッド１２から
ライン１２ａに沿って接続されており、パッド１２に表
われることのあるＥＳＤストレスから内部回路を保護し
ている。トランジスタ３０は、その制御ゲート３４及び
ドレイン３６をライン１２ａへ接続しており且つそのソ
ース３８をＶccへ接続している。トランジスタ４０は、
その制御ゲート４４及びドレイン４６をＶssへ接続して
おり且つそのソース４８をライン１２ａへ接続してい
る。トランジスタ５０は、その制御ゲート５４及びドレ
イン５８をＶccへ接続しており且つそのソース５６をラ
イン１２ａへ接続している。トランジスタ６０はその制
御ゲート６４及びドレイン６８をライン１２ａへ接続し
ており且つそのソース６６を基準電圧Ｖssへ接続してい
る。トランジスタ７０及び８０は通常出力回路と関連す
るタイプの従来のＦＥＴバッファトランジスタである。
トランジスタ７０はＰチャンネルＦＥＴであって、その
ドレイン７６はライン１２ａへ接続されており、そのソ
ース７８はＶccへ接続されており且つそのゲート７４は
該回路により駆動される。トランジスタ８０はＮチャン
ネルＦＥＴであって、そのソースはＶssへ接続されてお
り、そのドレイン８８はライン１２ａへ接続されており
且つそのゲート８４は該回路へ接続されている。
【００１８】正のＥＳＤストレス（Ｖssに関して）がパ
ッド１２に表われると、制御ゲート６４からソース６６
に対して大きな正の電位が存在し、それはトランジスタ
６０をターンオフさせるのに充分なものである。従っ
て、ＥＳＤストレスはドレイン６８からソース６６へ更
にＶssへ導通され、且つ内部回路へ導通されることはな
い。制御ゲート４４における電位はソース４８における
ものよりも低いので、トランジスタ４０はオフのままで
ある。
【００１９】負のＥＳＤストレス（Ｖssに関して）がパ
ッド１２に表われると、ソース４８における電位が制御
ゲート４４におけるものよりも充分に低く降下してトラ
ンジスタ４０をターンオンさせ、従ってパッド１２から
ソース４８へ更にドレイン４６へ即ちＶssへＥＳＤスト
レスを導通させ内部回路へ供給させることはない。同様
に、制御ゲート６４における電位はソース６６における
電位よりも低く、従ってトランジスタ６０はオフのまま
である。
【００２０】正のＥＳＤストレス（Ｖccに関して）がパ
ッド１２に表われると、制御ゲート３４からソース３８
へかけて大きな正の電位が存在し、それはトランジスタ
３０をターンオンさせるのに充分なものである。従っ
て、ＥＳＤストレスはドレイン３６からソース３８へ更
にＶccへ導通され、それが内部回路へ供給されることは
ない。制御ゲート５４における電位はソース５６におけ
る電位よりも低いので、トランジスタ５０はオフのまま
である。
【００２１】負のＥＳＤストレス（Ｖccに関して）がパ
ッド１２に表われると、制御ゲート５４はソース５６に
おけるよりも電位が一層高く、従ってトランジスタ５０
はターンオンし、従ってＥＳＤストレスはソース５６か
らドレイン５８へ更にライン１１ａへ導通され、それが
内部回路へ供給されることはない。制御ゲート３４の電
位はソース３８の電位よりも低いので、トランジスタ３
０はオフのままである。
【００２２】図４を参照すると、出力回路のＥＳＤ保護
技術に関する別の実施例が示されている。図３の従来の
バッファトランジスタ７０及び８０を修正して簡単化し
た製造において本フローティングゲート原理の利点を得
ることが可能である。真のフローティングゲートとする
代わりに、トランジスタ７０ａ及び８０ａはフローティ
ングゲートをシミュレートするために回路接続７２ａを
使用している。更に、トランジスタ７０ａ及び８０ａの
各々は２個の制御ゲートを有している。その他の点で
は、製造方法は従来技術と同一である。
【００２３】トランジスタ７０ａはＰチャンネルＦＥＴ
であって、そのドレイン７６ａはライン１２ａへ接続し
ており、ソース７８ａはＶccへ接続しており、第一ゲー
ト７４ａ1 はＶccへ接続しており、第二ゲート７４ａ2
はライン１２ａへ接続している。トランジスタ８０ａは
ＮチャンネルＦＥＴであって、そのソース８６ａはＶss
へ接続しており、ドレイン８８ａはライン１２ａへ接続
しており、第一ゲート８４ａ1 はライン１２ａへ接続し
ており、且つ第２ゲート８４ａ2 はＶssへ接続してい
る。トランジスタ７０ａ及び８０ａのソース及びドレイ
ンの機能は、どちらの制御ゲートが付勢化されるかに依
存して交換させることが可能である。
【００２４】正のＥＳＤストレス（Ｖssに関して）がパ
ッド１２に表われると、ゲート８４ａ1 からソース８６
ａに対しての電位が充分に正となってトランジスタ８０
ａをターンオンさせ、且つＥＳＤストレスがドレイン８
８ａからソース８６ａ且つＶssへ導通される。負のＥＳ
Ｄストレス（Ｖssに関して）がパッド１２に表われる
と、ドレイン８８ａはトランジスタ８０ａをターンオン
させるのに充分に制御ゲート８４ａ2 より低い電位に降
下されることによりソースとして機能し、且つ該ストレ
スはソース８８ａからドレイン８６ａへ且つＶssへ導通
される。
【００２５】正のＥＳＤストレス（Ｖccに関して）がパ
ッド１２に表われると、ソース７６ａからゲート７４ａ
にかけての電位がトランジスタ７０ａ（Ｐチャンネル装
置）をターンオンさせるのに充分なものとなり、且つＥ
ＳＤストレスがドレイン７６ａからソース７８ａへ且つ
Ｖccへ導通される。負のＥＳＤストレス（Ｖccに関し
て）がパッド１２に表われると、ゲート７４ａ2 がソー
ス７８ａにおけるよりも電位が低くなる。従って、トラ
ンジスタ７０ａはターンオンされ且つＥＳＤストレスは
ドレイン７６ａからソース７８ａへ且つＶccへ導通され
る。
【００２６】次に、図５を参照すると、このＩＣもボン
ディングパッド１３を有しており、そこで、内部回路に
対しての入力信号が供給される。本発明によれば、トラ
ンジスタ９０は２個の制御ゲート９４ａ及び９４ｂを有
している。制御ゲート９４ａはライン１３ａへ接続され
ており、制御ゲート９４ｂはＶccへ接続されており、ソ
ース９６はライン１３ａへ接続されており、且つドレイ
ン９８はＶccへ接続されている。トランジスタ１００は
ライン１３ａへ接続されている制御ゲート１０４ａと、
Ｖssへ接続されている制御ゲート１０４ｂと、Ｖssへ接
続されているソース１０６と、ライン１３ａへ接続され
ているドレイン１０８とを有している。トランジスタ９
０及び１００のソース及びドレインの機能は、どちらの
制御ゲートが付勢化されるかに依存して交換可能であ
る。
【００２７】バッファトランジスタ１７０及び１８０は
典型的に入力回路と関連して使用される従来のバッファ
トランジスタである。トランジスタ１７０はＰチャンネ
ルＦＥＴであって、そのドレイン１７６は該回路へ接続
されており、そのソース１７８はＶccへ接続されてお
り、且つそのゲート１７４はライン１３ａへ接続されて
いる。トランジスタ１８０はＮチャンネルＦＥＴであっ
て、そのソース１８６はＶssへ接続されており、そのド
レイン１８８は該回路へ接続されており、且つそのゲー
ト１８４はライン１３ａへ接続されている。
【００２８】正のＥＳＤストレス（Ｖssに関して）がパ
ッド１３に表われると、制御ゲート１０４ａはソース１
０６におけるよりも電位が高く、且つトランジスタ１０
０はターンオンし、ＥＳＤストレスはドレイン１０８か
らソース１０６へ且つＶssへ導通される。負のＥＳＤス
トレス（Ｖssに関して）がパッド１３に表われると、ソ
ース１０８における電位は制御ゲート１０４ｂにおける
電位よりも充分に低く降下してトランジスタ１００をタ
ーンオンさせ、且つＥＳＤストレスはソース１０８から
ドレイン１０６へ且つＶssへ導通される。
【００２９】正のＥＳＤストレス（Ｖccに関して）がパ
ッド１３に表われると、制御ゲート９４ａがソース９８
（交換可能）におけるよりも電位が一層高くなり、且つ
トランジスタ９０はターンオンし、ＥＳＤストレスはド
レイン９６（交換可能）からソース９８へ且つライン１
３ａへ導通される。負のＥＳＤストレス（Ｖccに関し
て）がパッド１３に表われると、制御ゲート９４ｂはソ
ース９６よりも一層電位が高くなり、且つトランジスタ
９０がターンオンし、ＥＳＤストレスはソース９６から
ドレイン９８へ且つＶccへ導通される。
【００３０】次に、図６を参照すると、ボンディングパ
ッド１１，１２，１３及び図２，３，５に関して上述し
た対応するＥＳＤストレス保護回路を持ったＩＣの一部
が示されている。トランジスタ１０及び２０は図２に関
して上述した如くＶssとＶccとの間に接続されている。
ライン１１ａはＶccラインである。トランジスタ３０，
５０，７０は、Ｖccとライン１２ａとの間に接続されて
おり、且つトランジスタ４０，６０，８０は、図３に関
して上述した如く、Ｖssとライン１２ａとの間に接続さ
れている。トランジスタ９０及び１７０はＶccとライン
１３ａとの間に接続されており、且つトランジスタ１０
０及び１８０は、図５に関して上述した如く、Ｖssとラ
イン１３ａとの間に接続されている。勿論、典型的なチ
ップパッケージではボンディングパッドを介してアクセ
ス可能な複数個のその他の回路を有しており、その各々
を本明細書に記載する回路及び方法によりＥＳＤストレ
スに対して保護することが可能である。
【００３１】上述した図２，３，５に関する説明は、各
タイプの回路に対しての主要な導通経路について説明し
ている。しかしながら、図６から明らかな如く、典型的
なＩＣにおけるこれら３つのタイプの回路は相互依存性
があり、別の導通経路が供給される。更に、これらのト
ランジスタの幾つかは特定の組の条件下において順方向
バイアスされ、基板に対しての導通経路を与える。例え
ば、Ｎチャンネルトランジスタは従来の態様で負のＥＳ
Ｄストレスにより順方向バイアスされる。しかしなが
ら、このような従来のＥＳＤ保護方法に関する詳細な説
明は割愛する。なぜならば、本発明は、ＥＳＰＲＯＮ型
メモリ装置としてではなく、ＥＳＤストレスに対するシ
ャントとしての新規な態様でのフローティングゲートト
ランジスタ技術の使用に関するものだからである。
【００３２】正のＥＳＤストレス（Ｖssに関して）がパ
ッド１１に表われると、制御ゲート５４はソース５６に
おけるよりも一層電位が高くなり、従ってトランジスタ
５０がターンオンし、ドレイン５８からソース５６へ且
つライン１２ａへＥＳＤストレスを導通させる。制御ゲ
ート６４はソース６６よりも一層電位が高いので、トラ
ンジスタ６０はターンオンし、ＥＳＤストレスはドレイ
ン６８からソース６６へ且つＶssへ導通される。
【００３３】同様に、制御ゲート９４ｂはソース９６に
おけるよりも電位が一層高いので、トランジスタ９０は
ターンオンし、ＥＳＤストレスはドレイン９８からソー
ス９６へ且つライン１３ａへ導通される。制御ゲート１
０４ａはソース１０６におけるよりも電位が一層高いの
で、トランジスタ１００がターンオンし、ＥＳＤストレ
スはドレイン１０８からソース１０６へ且つＶssへ導通
される。
【００３４】負のＥＳＤストレス（Ｖssに関して）がパ
ッド１１に表われると、制御ゲート３４はソース３８に
おけるよりも一層高い電位とされ且つトランジスタ３０
がターンオンする。従って、ＥＳＤストレスは、ソース
３８からドレイン３６へ且つライン１２ａへ導通され
る。制御ゲート４４はソース４８におけるよりも一層高
い電位となり、従ってトランジスタ４０はターンオンさ
れる。従って、ＥＳＤストレスは、ソース４８からドレ
イン４６へ且つＶssへ導通される。
【００３５】負のパルスもソース９８に存在し、従って
制御ゲート９４ａはソース９８よりも一層電位が高く、
且つトランジスタ９０はターンオンする。従って、ＥＳ
Ｄストレスはソース９８からドレイン９６へ且つライン
１３ａへ導通される。ソース１０８における電位は制御
ゲート１０４ｂにおける電位よりも充分に低く降下しト
ランジスタ１００がターンオンされる。従って、ＥＳＤ
ストレスは、ソース１０８からドレイン１０６へ且つＶ
ssへ導通される。
【００３６】正のＥＳＤストレスが（Ｖssに関して）パ
ッド１２に表われると、制御ゲート３４はソース３８に
おけるよりも一層高い電位となり、且つトランジスタ３
０がターンオンし、ＥＳＤストレスはドレイン３６から
ソース３８へ且つライン１１ａへ導通される。従って、
制御ゲート１４において存在する電位はトランジスタ１
０をターンオンさせるのに未だ充分であり、従ってＥＳ
Ｄストレスはドレイン１６からソース１８へ且つＶssへ
導通される。
【００３７】更に、Ｐチャンネルトランジスタ７０のド
レイン７６が順方向バイアスされる。従って、ＥＳＤス
トレスは、ソース７６からドレイン７８へ且つライン１
１ａへ導通され、従って上述した如く、トランジスタ１
０を介してＶssへ導通される。
【００３８】正のＥＳＤストレス（Ｖccに関して）がパ
ッド１２に表われると、制御ゲート６４がソース６６に
おけるよりも一層高い電位となり、且つトランジスタ６
０がターンオンし、ＥＳＤストレスはＶssへ導通され
る。ソース２６及び制御ゲート２４はＶssへ接続されて
いるので、制御ゲート２４からドレイン２８への電位は
トランジスタ２０をターンオンさせるのに充分であり且
つＥＳＤストレスはドレイン２６からソース２８へ且つ
ライン１１ａへ、又Ｖccラインへ導通される。
【００３９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１ａ】 従来のＥＰＲＯＭ構成を示した概略図。
【図１ｂ】 図１の構成の等価回路を示した概略図。
【図２】 本発明に基づくＥＳＤ保護回路の一側面を示
した概略図。
【図３】 本発明に基づくＥＳＤ保護回路の第二実施例
を示した概略図。
【図４】 本発明に基づくＥＳＤ保護回路の第二の側面
の別の実施例を示した概略図。
【図５】 本発明に基づくＥＳＤ保護回路の第三の側面
を示した概略図。
【図６】 本発明に基づくＥＳＤ保護回路の好適実施例
を示した概略図。
【符号の説明】 １０ 第一フローティングゲートトランジスタ １１ ボンディングパッド １１ａ 興味のあるライン １４ 制御ゲート １６ ドレイン １８ ソース １９ 基準点（ノード） ２０ 第二フローティングゲートトランジスタ ２４ 制御ゲート ２６ ドレイン ２９ 基準点（ノード） ２８ ソース

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 静電放電に対する免疫性を有する装置に
    おいて、 （ａ）ブランチラインによりアクセス可能な少なくとも
    １個の回路特徴を具備するＭＯＳ集積回路が設けられて
    おり、所定の電圧レベルを超えた第一電圧が前記ブラン
    チライン上に表われる場合に前記回路特徴の適切な動作
    が破壊され、 （ｂ）前記ブランチラインへ接続されており且つ前記集
    積回路に対する通常の動作電圧より高いが前記所定電圧
    レベルよりも低い第二電圧に応答し前記第一電圧を前記
    回路特徴からシャントして除去する少なくとも１個のス
    イッチングＭＯＳトランジスタが設けられている、 ことを特徴とする装置。
  2. 【請求項２】 請求項１において、前記スイッチングＭ
    ＯＳトランジスタが、制御ゲートと、フローティングゲ
    ートと、ソースと、ドレインとを有しており、且つ前記
    制御ゲートが前記ドレインへ電気的に接続されており、
    且つ前記トランジスタが、制御ゲートからソースへの正
    の電位が前記第二電圧より高いか又は等しい場合に、ス
    イッチすべく構成されていることを特徴とする装置。
  3. 【請求項３】 請求項１において、前記ブランチライン
    が前記集積回路へ供給電圧を供給することを特徴とする
    装置。
  4. 【請求項４】 請求項１において、前記ブランチライン
    が前記集積回路への論理レベル入力信号を担持すること
    を特徴とする装置。
  5. 【請求項５】 請求項１において、前記ブランチライン
    が前記集積回路からの論理レベル出力信号を担持するこ
    とを特徴とする装置。
  6. 【請求項６】 ＭＯＳ集積回路特徴への供給電圧を担持
    するブランチラインにおける静電放電に対する保護回路
    において、所定の電圧レベルを超えた第一電圧が前記ブ
    ランチライン上に表われる場合に前記回路特徴の適切な
    動作が破壊されるものであり、 （ａ）第一制御ゲートと、第一フローティングゲート
    と、第一ソースと、第一ドレインとを具備する第一スイ
    ッチングＭＯＳトランジスタが設けられており、前記第
    一制御ゲート及び第一ドレインは前記ブランチラインへ
    接続されており、且つ前記第一ソースは基準点へ接続さ
    れており、 （ｂ）第二制御ゲートと、第二フローティングゲート
    と、第二ソースと、第二ドレインとを具備する第二スイ
    ッチングＭＯＳトランジスタが設けられており、前記第
    二制御ゲート及び前記第二ドレインが前記基準点へ接続
    されており、且つ前記第二ソースが前記ブランチライン
    へ接続されており、 前記第一及び第二スイッチングＭＯＳトランジスタの各
    々は、前記集積回路用の通常の動作電圧より高いが前記
    所定電圧より低い大きさを持った正の電位が夫々のトラ
    ンジスタにおける制御ゲートからソースにおいて存在す
    る場合にスイッチすべく構成されており、前記第一電圧
    が正のパルスである場合に、前記第一制御ゲート電位が
    前記第一ソース電位よりも充分に高く上昇されて、前記
    第一スイッチングＭＯＳトランジスタがスイッチして前
    記第一電圧を前記基準点へ且つ前記回路特徴から離れる
    方向に導通させ、且つ前記第一電圧が負のパルスである
    場合には、前記第二ソース電位が前記第二制御ゲート電
    位より充分低く降下して前記第二スイッチングＭＯＳト
    ランジスタがスイッチして前記第一電圧を前記基準点へ
    且つ前記回路特徴から離れる方向へ導通させることを特
    徴とする回路。
  7. 【請求項７】 ＭＯＳ集積回路特徴からの出力ラインへ
    結合されているブランチラインにおける静電放電に対す
    る保護回路において、前記回路特徴の適切な動作は、所
    定の電圧レベルを超える第一電圧が前記ブランチライン
    上に表われる場合に破壊されるものであり、 （ａ）第一制御ゲートと、第一フローティングゲート
    と、第一ソースと、第一ドレインとを具備する第一スイ
    ッチングＭＯＳトランジスタが設けられており、前記第
    一制御ゲート及び第一ドレインは前記ブランチラインへ
    接続されており、且つ前記第一ソースは第一基準点へ接
    続されており、 （ｂ）第二制御ゲートと、第二フローティングゲート
    と、第二ソースと、第二ドレインとを具備する第二スイ
    ッチングＭＯＳトランジスタが設けられており、前記第
    二制御ゲート及び第二ドレインは第二基準点へ接続され
    ており、且つ前記第二ソースは前記ブランチラインへ接
    続されており、 （ｃ）第三制御ゲートと、第三フローティングゲート
    と、第三ソースと、第三ドレインとを具備する第三スイ
    ッチングＭＯＳトランジスタが設けられており、前記第
    三制御ゲート及び第三ドレインは前記ブランチラインへ
    接続されており、且つ前記第三ソースは前記第二基準点
    へ接続されており、 （ｄ）第四制御ゲートと、第四フローティングゲート
    と、第四ソースと、第四ドレインとを具備する第四スイ
    ッチングＭＯＳトランジスタが設けられており、前記第
    四制御ゲート及び第四ドレインは前記第一基準点へ接続
    されており、且つ前記第四ソースは前記ブランチライン
    へ接続されており、 前記第一、第二、第三、第四スイッチングＭＯＳトラン
    ジスタの各々は、前記集積回路用の通常の動作電圧を超
    えるが前記所定電圧より低い大きさを持った正の電位が
    夫々のトランジスタにおける制御ゲートからソースに存
    在する場合にスイッチすべく構成されており、前記第一
    電圧が正のパルスである場合には、前記第一制御ゲート
    電位が前記第一ソース電位を超えて充分に上昇されて前
    記第一スイッチングＭＯＳトランジスタがスイッチして
    前記第一電圧を前記第一基準点へ且つ前記回路特徴から
    離れる方向に導通させ、且つ前記第三制御ゲート電位が
    前記第三ソース電位より充分に高く上昇されて前記第三
    スイッチングＭＯＳトランジスタがスイッチして前記第
    一電圧を前記第二基準点に対して且つ前記回路特徴から
    離れる方向に導通させ、且つ前記第一電圧が負のパルス
    である場合には、前記第二ソース電位が前記第二制御ゲ
    ート電位より充分に低く降下して前記第二スイッチング
    ＭＯＳトランジスタがスイッチして前記第一電圧を前記
    第二基準点へ且つ前記回路特徴から離れる方向に導通さ
    せ且つ前記第四ソース電位が前記第四制御ゲート電位よ
    りも充分に低く降下して前記第四スイッチングＭＯＳト
    ランジスタがスイッチして前記第一電圧を前記第一基準
    点に対し且つ前記回路特徴から離れる方向に導通させる
    ことを特徴とする回路。
  8. 【請求項８】 請求項７において、更に、前記ブランチ
    ラインを前記出力ラインへ結合させる出力バッファが設
    けられていることを特徴とする回路。
  9. 【請求項９】 請求項８において、前記出力バッファに
    おいて、 （ａ）第五制御ゲートと、第五ソースと、第五ドレイン
    とを具備するＰチャンネル電界効果トランジスタが設け
    られており、前記第五ドレインは前記第一基準点へ接続
    されており、前記第五ソースは前記ブランチラインへ接
    続されており、前記第五制御ゲートは前記出力ラインへ
    接続されており、 （ｂ）第六制御ゲートと、第六ソースと、第六ドレイン
    とを具備するＮチャンネル電界効果トランジスタが設け
    られており、前記第六制御ゲートは前記出力ラインへ接
    続されており、前記第六ドレインは前記第二基準点へ接
    続されており、前記第六ソースは前記ブランチラインへ
    接続されている、 ことを特徴とする回路。
  10. 【請求項１０】 請求項７において、前記第一基準点は
    回路供給電圧（Ｖcc）であり、且つ前記第二基準点は回
    路基準電圧（Ｖss）であることを特徴とする回路。
  11. 【請求項１１】 特性絶縁ブレークダウン電圧を持った
    ＭＯＳ集積回路特徴から出力ラインへ結合されているブ
    ランチラインにおける静電放電に対する保護回路におい
    て、所定の電圧レベルを超える第一電圧が前記ブランチ
    ライン上に表われる場合に前記回路特徴の適切な動作が
    破壊されるものであって、 （ａ）第一導電型の基板物質内に第一スイッチングＭＯ
    Ｓトランジスタが形成されており、第二導電型の第一及
    び第二領域が前記基板のチャンネルにより分離されて前
    記基板内に形成されており、絶縁領域が前記基板上に形
    成されており、前記絶縁領域内の第一領域の垂直上方に
    第一制御ゲートが配設されており、前記絶縁領域内の第
    二領域の垂直上方に第二制御ゲートが配設されており、
    前記絶縁領域において前記基板と前記第一及び第二制御
    ゲートとの間に第三制御ゲートが配設されており、前記
    第一制御ゲート及び前記第一領域は第一基準点へ接続さ
    れており、前記第二制御ゲート及び第二領域は前記ブラ
    ンチラインへ接続されており、且つ前記第三制御ゲート
    は前記出力ラインへ接続されており、 （ｂ）第二スイッチングＭＯＳトランジスタが第二導電
    型の基板物質内に形成されており、第一導電型の第三及
    び第四領域が前記基板のチャンネルにより分離されて前
    記基板内に形成されており、絶縁領域が前記基板上に形
    成されており、前記絶縁領域において前記第三領域上の
    垂直上方に第四制御ゲートが配設されており、前記絶縁
    領域において前記第四領域の垂直上方に第五制御ゲート
    が配設されており、前記絶縁領域において前記基板と前
    記第四及び第五制御ゲートとの間に第六制御ゲートが配
    設されており、前記第四制御ゲート及び第三領域が第二
    基準点へ接続されており、前記第五制御ゲート及び前記
    第四領域が前記ブランチラインへ接続されており、且つ
    前記第六制御ゲートが前記出力ラインへ接続されてお
    り、 前記第一スイッチングＭＯＳトランジスタは、前記集積
    回路用の通常の動作電圧より高いが前記所定の電圧より
    低い大きさを持った正の電位が前記第一制御ゲートから
    前記第二領域、又は前記第二制御ゲートから前記第一領
    域に存在する場合にスイッチすべく構成されており、且
    つ前記第二スイッチングＭＯＳトランジスタは前記所定
    の電圧より低い大きさを持った正の電位が前記第四制御
    ゲートから前記第四領域、又は前記第五制御ゲートから
    前記第三領域に存在する場合にスイッチすべく構成され
    ており、従って前記第一電圧が正のパルスである場合に
    は、前記第二制御ゲート電位が前記第一領域電位より充
    分に高く上昇されて前記第一スイッチングＭＯＳトラン
    ジスタがスイッチして前記第一電圧を前記第一基準点に
    対し且つ前記回路特徴から離れる方向に導通させ、且つ
    前記第五制御ゲート電位が前記第三領域電位よりも充分
    に高く上昇されると前記第二スイッチングＭＯＳトラン
    ジスタがスイッチして前記第一電圧を前記第二基準点に
    対し且つ前記回路特徴から離れる方向に導通させ、且つ
    前記第一電圧が負のパルスである場合には、前記第二領
    域電位が前記第一制御ゲート電位より充分に低く降下さ
    れて、前記第一スイッチングＭＯＳトランジスタがスイ
    ッチして前記第一電圧を前記第一基準点に対し且つ前記
    回路特徴から離れる方向に導通し、且つ前記第四領域電
    位が前記第四制御ゲート電位より充分に低く降下されて
    前記第二スイッチングＭＯＳトランジスタがスイッチし
    て前記第一電圧を前記第二基準点に対し且つ前記回路特
    徴から離れる方向に導通させることを特徴とする保護回
    路。
  12. 【請求項１２】 ＭＯＳ集積回路特徴の入力ラインへ結
    合されているブランチラインにおける静電放電に対する
    保護回路において、所定の電圧レベルを超える電圧が前
    記ブランチライン上に表われる場合に前記回路特徴の適
    切な動作が破壊されるものであって、 （ａ）第一スイッチングＭＯＳトランジスタが第一導電
    型の基板物質内に形成されており、第二導電型の第一及
    び第二領域が前記基板内に前記基板のチャンネルにより
    分離されて形成されており、絶縁領域が前記基板上に形
    成されており、前記絶縁領域において前記第一領域の垂
    直上方に第一制御ゲートが配設されており、前記絶縁領
    域において前記第二領域の垂直上方に第二制御ゲートが
    配設されており、前記基板と前記第一及び第二制御ゲー
    トとの間に配設されて第一フローティングゲートが酸化
    物層内に形成されており、前記第一制御ゲート及び前記
    第一領域は第一基準点へ接続されており、且つ前記第二
    制御ゲート及び第二領域は前記ブランチラインへ接続さ
    れており、 （ｂ）第二スイッチングＭＯＳトランジスタが第一導電
    型の基板物質内に形成されており、第二導電型の第三及
    び第四領域が前記基板のチャンネルにより分離されて前
    記基板内に形成されており、前記基板上に絶縁領域が形
    成されており、前記絶縁領域において前記第三領域の垂
    直上方に第三制御ゲートが配設されており、前記絶縁領
    域において前記第四領域の垂直上方に第四制御ゲートが
    配設されており、前記絶縁領域において前記基板と前記
    第三及び第四制御ゲートとの間に第二フローティングゲ
    ートが配設されており、前記第三制御ゲート及び前記第
    三領域が第二基準点へ接続されており、且つ前記第四制
    御ゲート及び前記第四領域が前記ブランチラインへ接続
    されており、 前記第一スイッチングＭＯＳトランジスタは、前記集積
    回路用の通常の動作電圧より高いが前記所定の電圧より
    低い大きさを持った正の電位が前記第一制御ゲートから
    前記第二領域又は前記第二制御ゲートから前記第一領域
    に存在する場合にスイッチすべく構成されており、且つ
    前記第二スイッチングＭＯＳトランジスタは、前記所定
    の電圧より低い大きさを持った正の電位が前記第三制御
    ゲートから前記第四領域又は前記第四制御ゲートから前
    記第三領域に存在する場合にスイッチすべく構成されて
    おり、従って前記第一電圧が正のパルスである場合に
    は、前記第二制御ゲート電位が前記第一領域電位よりも
    充分に高く上昇されて前記第一スイッチングＭＯＳトラ
    ンジスタがスイッチして前記第一電圧を前記第一基準点
    に対し且つ前記回路特徴から離れる方向に導通させ、且
    つ前記第四制御ゲート電位が前記第三領域電位よりも充
    分に高く上昇されて前記第二スイッチングＭＯＳトラン
    ジスタがスイッチして前記第一電圧を前記第二基準点に
    対し且つ前記回路特徴から離れる方向に導通させ、且つ
    前記第一電圧が負のパルスである場合には、前記第二領
    域電位が前記第一制御ゲート電位よりも充分に低く降下
    されて前記第一スイッチングＭＯＳトランジスタがスイ
    ッチして前記第一電圧を前記第一基準点に対し且つ前記
    回路特徴から離れる方向に導通させ、且つ前記第三領域
    電位が前記第四制御ゲート電位より充分に低く降下され
    て前記第二スイッチングＭＯＳトランジスタがスイッチ
    して前記第一電圧を前記第二基準点に対し且つ前記回路
    特徴から離れる方向に導通させることを特徴とする回
    路。
  13. 【請求項１３】 請求項１２において、更に、前記ブラ
    ンチラインを前記入力ラインへ結合させる入力バッファ
    が設けられていることを特徴とする回路。
  14. 【請求項１４】 請求項１３において、前記入力バッフ
    ァにおいて、 （ａ）第五制御ゲートと、第一ソースと、第一ドレイン
    とを具備するＰチャンネル電界効果トランジスタが設け
    られており、前記第五制御ゲートは前記ブランチライン
    へ接続されており、前記弟一ソースは前記第二基準点へ
    接続されており、且つ前記第一ドレインは入力ラインへ
    接続されており、 （ｂ）第六制御ゲートと、第二ソースと、第二ドレイン
    とを具備するＮチャンネル電界効果トランジスタが設け
    られており、前記第六制御ゲートは前記ブランチライン
    へ接続されており、前記第二ドレインは前記第一基準点
    へ接続されており、且つ前記第二ソースは前記入力ライ
    ンへ接続されている、 ことを特徴とする回路。
JP4013377A 1991-01-29 1992-01-28 Ｅｓｄ免疫性改善技術 Pending JPH06120494A (ja)

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US07/647,740 US5272586A (en) 1991-01-29 1991-01-29 Technique for improving ESD immunity
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