KR100443510B1 - 정전기 보호 회로 - Google Patents

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Abstract

본 발명은 반도체 장치의 정전기 보호 회로에 관한 것으로, 크기가 다른 비대칭형 트랜지스터를 갖는 정전기 보호 회로에 있어서, 정전기 발생시 취약한 소자로 전류가 집중되어 현상을 방지하기 위하여, 부궤환 루프를 사용하여 자동이득조절기능을 갖는 정전기 보호 회로를 구성함으로써, 정전기의 내성을 향상시킬 수 있다.
이를 위한 본 발명에 의한 반도체 장치의 정전기 보호 회로는 신호를 수신하는 입력 패드부와, 상기 입력 패드부를 통해 수신된 신호를 완충시켜 출력하는 입력 버퍼부와, 상기 입력 패드부와 상기 입력 버퍼부 사이에 접속된 제 1 노드와 접지 전압 라인 사이에 크로스 커플드 구조로 접속되어 상기 제 1 노드로 유입된 정전기 전하를 상기 접지전압 라인으로 분배하여 방출하며 각각 크기가 다른 제 1 및 제 2 스위칭 소자를 구비한 것을 특징으로 한다.

Description

정전기 보호 회로{ELCTROSTATIC DISCHARGE PROTECTION CIRCUIT}
본 발명은 반도체 메모리 장치의 정전기(ElectroStatic Discharge: ESD) 보호 회로에 관한 것으로, 특히 부궤환 루프(Loop)를 사용하여 자동이득조절기능을 갖는 정전기(ESD) 방전 회로를 구성함으로써 정전기(ESD)의 내성을 향상시킨 정전기 보호 회로에 관한 것이다.
일반적으로, ESD는 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생되어 칩을 손상시킨다. 따라서, 반도체 소자의 주변 영역에는 정전기로 부터 반도체 소자를 보호하기 위하여, ESD 방전 회로가 구비되어야 한다.
여기서, 일반적인 정전기 모델링 방법에는 크게 CDM(charge device model), HBM(human body model), MM(machine model)등이 있다.
CDM 방식은 디바이스 외부에 직접 또는 간접으로 칩내에 하전되어 있던 전하가 어느 순간에 디바이스의 아우터 리드핀을 통해 밖으로 방전시, 소자에 미치는 영향을 테스트하기 위한 모델링 방법이고, HBM 방식은 사람의 몸에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이며, MM 방식은 하전된 공작대, 또는 기구에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이다.
이하, 반도체 칩 내에 내장된 종래의 정전기 보호 회로를 도 1 및 도 2를 통하여 설명하도록 한다.
도 1은 바이폴라 트랜지스터를 이용한 종래의 정전기 보호 회로를 나타낸 것으로, 신호를 입력하는 입력 패드부(1)와, 상기 입력 패드부(1)를 통해 수신된 신호를 완충하여 내부 회로로 전송하는 입력 버퍼부(2)와, 상기 입력 패드부(1)와 상기 입력 버퍼부(2) 사이에 접속된 정전기 보호 회로부(3)가 구성되어 있다.
상기 정전기 보호 회로부(3)는 입력 패드부(1)에 연결된 노드(Nd1)에 컬렉터가 연결되고 베이스와 이미터가 전원 전압(Vcc)에 공통으로 연결된 NPN형 바이폴라 트랜지스터(Q1)와, 상기 노드(Nd1)에 컬렉터가 연결되고 베이스와 이미터가 접지전압(Vss)에 공통으로 연결된 NPN형 바이폴라 트랜지스터(Q2)와, 상기 노드(Nd1)에 컬렉터가 연결되고 베이스와 이미터가 상기 전원 전압(Vcc)에 공통으로 연결된 NPN형 바이폴라 트랜지스터(Q3)와, 상기 노드(Nd1)에 컬렉터가 연결되고 베이스와 이미터가 접지 전압(Vss)에 공통으로 연결된 NPN형 바이폴라 트랜지스터(Q4)로 구성된다. 또한, 상기 노드(Nd1)와 상기 입력 버퍼부(2)에 연결된 노드(Nd2) 사이에 접속된 저항(R)과 상기 노드(Nd2)에 드레인이 접속되고 게이트와 소오스가 접지 전압(Vss)에 공통으로 연결된 NMOS 트랜지스터(N1)로 구성되어 있다.
상기 입력 패드부(1)를 통해 전원 전압(Vcc) 이상의 고전압의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(3)의 NPN형 바이폴라 트랜지스터(Q1)(Q3)가 턴온되어 전원 전압(Vcc) 라인으로 정전기를 방전시키게 된다. 이때, 상기 저항(R)은 상기 NPN형 바이폴라 트랜지스터(Q1)(Q3)를 통해 방전되지 못한 정전기를 차단하는 역할을 한다.
또한, 상기 입력 패드부(1)를 통해 접지 전압(Vss) 이하의 기저 전압(-Vbb)의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(3)의 NPN형 바이폴라 트랜지스터(Q2)(Q4)가 턴온되어 접지 전압(Vss) 라인으로 정전기를 방전시키게 된다.
도 2는 CMOS 트랜지스터를 이용한 종래의 정전기 보호 회로를 나타낸 것으로, 신호를 입력하는 입력 패드부(4)와, 상기 입력 패드부(4)를 통해 수신된 신호를 완충하여 내부 회로로 전송하는 입력 버퍼부(5)와, 상기 입력 패드부(4)와 상기 입력 버퍼부(5) 사이에 접속된 정전기 보호 회로부(6)가 구성되어 있다.
상기 정전기 보호 회로부(6)는 입력 패드부(4)에 연결된 노드(Nd1)에 드레인이 접속되고 게이트와 소오스가 전원 전압(Vcc)에 연결된 PMOS 트랜지스터(P1)와, 상기 노드(Nd1)에 드레인이 접속되고 게이트와 소오스가 접지전압(Vss)에 연결된 NMOS 트랜지스터(N1)와, 상기 노드(Nd1)에 드레인이 접속되고 게이트와 소오스가 전원 전압(Vcc)에 연결된 PMOS 트랜지스터(P2)와, 상기 노드(Nd1)에 드레인이 접속되고 게이트와 소오스가 접지전압(Vss)에 연결된 NMOS 트랜지스터(N2)로 구성되어 있다. 또한, 상기 노드(Nd1)와 상기 입력 버퍼부(2)에 연결된 노드(Nd2) 사이에 접속된 저항(R)과, 상기 노드(Nd2)에 드레인이 접속되고 게이트와 소오스가 상기 접지 전압(Vss)에 접속된 NMOS 트랜지스터(N3)로 구성되어 있다.
상기 입력 패드부(4)를 통해 전원 전압(Vcc) 이상의 고전압의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(6)의 PMOS 트랜지스터(P1)(P2)가 턴온되어 전원 전압(Vcc) 라인으로 정전기를 방전시키게 된다. 이때, 상기 PMOS 트랜지스터(P1)(P2)를 통해 방전되지 못한 정전기 전압은 상기 입력 버퍼부(5)로 유입되기 전에 저항(R)에 의해 차단된다.
또한, 상기 입력 패드부(4)를 통해 접지 전압(Vss) 이하의 기저 전압(-Vbb)의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(6)의 NMOS 트랜지스터(N1)(N2)가 턴온되어 저항(R)을 통해 접지 전압(Vss) 라인으로 정전기를 방전시키게 된다.
종래의 정전기 보호 회로는 정전기(ESD)로부터 단지 디바이스(device)를 보호하는 기능에만 의존하고 있었다. 그래서 정전기 보호 기능을 향상시키기 위하여, 트랜지스터의 크기가 큰 소자를 사용하게 되었고, 이를 구현하기 위하여 도 1 및 도 2에 도시된 바와 같이, 작은 크기를 갖는 트랜지스터를 여러개로 병렬로 사용하는 핑걸 타입(finger type)을 사용하였다.
그러나, 매우 짧은 시간동안 매우 큰 전하를 흘려주는 정전기(ESD) 방전 동작시에는 이러한 집적회로의 대칭성이 매우 중요한 문제로 작용된다. 이와 같이, 종래의 정전기 보호 회로는 회로를 구성하는 트랜지스터가 모두 동일한 크기와 동일한 모양을 가져야 하지만, 회로의 선폭이 작아짐에 따라서 정확하게 일치하는 조건을 만들기가 매우 어려웠다. 만약, 이렇게 마스크(Mask) 작업을 하였다 하더라도, 식각작업에서 이러한 일치성이 일어나기 위해서는 매우 정밀도가 높은 식각 방법이 개발 되어야하지만, 현재의 기술로는 어려운 문제가 있었다.
그래서 정전기(ESD) 동작시 정전기(ESD) 보호 회로 중에서 가장 약한(Weak) 포인트(Point)를 가지고 있는 소자가 먼저 손상을 받게 된다. 이때, 손상을 받은 소자에 의하여 정전기(ESD) 내성이 결정된다. 또한, 100 메가헤르쯔(MHz) 부근에서 동작을 하는 집적회로외에, 수백메가헤르쯔(MHz)로 동작을 하는 디.디.알(DDR) 디램 또는 램버스(RAMBUS) 디램, 기타 로직 디바이스(Logic Device) 등에서 동작 특성을 확보하기 위해서는 핀에서 발생이 되는 기생정전용량이 작아야 한다. 이러한 조건으로 인하여, 종래의 정전기(ESD) 방전 회로는 회로를 구성하는 각각의 트랜지스터의 크기를 크게 할 수 없는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 크기가 다른 비대칭형 트랜지스터를 갖는 정전기 보호 회로에 있어서, 정전기 발생시 취약한 소자로 전류가 집중되어 현상을 방지하기 위하여, 부궤환 루프(Loop)를 사용하여 자동이득조절기능을 갖는 정전기(ESD) 방전 회로를 구성함으로써, 정전기(ESD)의 내성을 향상시킬 수 있는 정전기 보호 회로를 제공하는데 있다.
도 1은 바이폴라 트랜지스터를 이용한 종래의 정전기 보호 회로도
도 2는 모스 트랜지스터를 이용한 종래의 정전기 보호 회로도
도 3은 본 발명에 의한 정전기 보호 회로도
도 4는 본 발명에 의한 다른 정전기 보호 회로도
(도면의 주요 부분에 대한 부호의 설명)
11 : 입력 패드부 12 : 입력 버퍼부
13, 23 : 정전기 보호 회로부
상기 본 발명의 목적을 달성하기 위하여, 본 발명의 정전기 보호 회로는,
신호를 수신하는 입력 패드부와,
상기 입력 패드부를 통해 수신된 신호를 완충시켜 출력하는 입력 버퍼부와,
상기 입력 패드부와 상기 입력 버퍼부 사이에 접속된 제 1 노드와 접지 전압 라인 사이에 크로스 커플드 구조로 접속되어 상기 제 1 노드로 유입된 정전기 전하를 상기 접지전압 라인으로 분배하여 방출하며 각각 크기가 다른 제 1 및 제 2 스위칭 소자를 구비한 것을 특징으로 한다.
상기 제 1 및 제 2 스위칭 소자는 NMOS 트랜지스터로 각각 구성된 것을 특징으로 한다.
상기 제 1 스위칭 소자의 일측 단자와 상기 접지 전압 라인 사이에 접속된 제 1 저항을 추가로 구비한 것을 특징으로 한다.
상기 제 1 스위칭 소자의 일측 단자와 상기 접지 전압 라인 사이에 접속된 제 2 저항을 추가로 구비한 것을 특징으로 한다.
상기 입력 패드부에 접속된 상기 제 1 노드와 상기 입력 버퍼부에 접속된 제2 노드 사이에 접속된 제 3 저항과, 상기 제 2 노드와 상기 접지전압 라인 사이에 접속되며 게이트가 상기 접지전압 라인에 연결된 풀다운 트랜지스터를 추가로 구비한 것을 특징으로 한다.
상기 풀다운 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 제 1 노드와 전원전압 라인 사이에 접속되며 상기 제 1 노드로 유입된 정전기 전하를 상기 전원전압 라인으로 방출하는 풀업 트랜지스터를 추가로 구비한 것을 특징으로 한다.
상기 풀업 트랜지스터는 콜렉터 단자가 상기 제 1 노드에 접속되고 베이스와 이미터 단자가 상기 전원전압 라인에 공통으로 접속된 NPN형 바이폴라 트랜지스터인 것을 특징으로 한다.
상기 풀업 트랜지스터는 드레인 단자가 상기 제 1 노드에 접속되고 게이트와 소오스 단자가 상기 전원전압 라인에 공통으로 접속된 PMOS 트랜지스터인 것을 특징으로 한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 3은 본 발명에 의한 정전기 보호 회로를 나타낸 회로도이다.
상기 정전기 보호 회로는 신호를 입력하는 입력 패드부(11)와, 상기 입력 패드부(11)를 통해 수신된 신호를 완충하여 내부 회로 쪽으로 전송하는 입력 버퍼부(12)와, 상기 입력 패드부(11)와 상기 입력 버퍼부(12) 사이에 접속된 정전기 보호 회로부(13)를 구비한다.
상기 정전기 보호 회로부(13)는 입력 패드부(11)에 연결된 노드(Nd1)와 노드(Nd3) 사이에 접속되며 게이트가 노드(Nd4)에 연결된 NMOS 트랜지스터(N1)와, 상기 노드(Nd3)와 접지 전압(Vss) 사이에 접속된 저항(R1)과, 상기 노드(Nd1)와 노드(Nd4) 사이에 접속되며 게이트가 노드(Nd3)에 연결된 NMOS 트랜지스터(N2)와, 상기 노드(Nd4)와 접지 전압(Vss) 사이에 접속된 저항(R2)으로 구성된다.
또한, 상기 노드(Nd1)와 상기 입력 버퍼부(12)에 연결된 노드(Nd2) 사이에 접속된 저항(R2)과 상기 노드(Nd2)와 접지 전압(Vss) 사이에 접속되며 게이트가 상기 접지 전압(Vss)에 연결된 NMOS 트랜지스터(N2)로 구성되어 있다. 여기서, 상기 NMOS 트랜지스터(N1)(N2)는 서로 크기가 다른 비대칭형 트랜지스터이다.
그러면, 비대칭형 트랜지스터를 갖는 본 발명의 정전기 보호 회로의 동작에 대해 설명한다.
먼저, 상기 입력 패드부(11)를 통해 전원 전압(Vcc) 이상의 고전압의 정전기가 상기 노드(Nd1)로 입력되었을 경우, 각각 크기가 다른 2개의 NMOS 트랜지스터(N1)(N2) 중 상기 NMOS 트랜지스터(N2)가 먼저 턴온되는 조건이라고 가정한다.
그러면, 상기 NMOS 트랜지스터(N2)를 통해 흐르는 전류가 상기 NMOS 트랜지스터(N1)를 통해 흐르는 전류보다 상대적으로 많게 된다. 따라서, 상기 NMOS 트랜지스터(N2)의 소오스단과 연결된 저항(R2)과 전류의 곱이 상기 NMOS 트랜지스터(N1)의 게이트로 인가된다. 이때, 상기 노드(Nd4)의 전위는 상기노드(Nd3)의 전위보다 상대적으로 높다.
이로 인해, 상기 노드(Nd4)의 전위에 의해 상기 NMOS 트랜지스터(N1)의 게이트 소오스 전압은 낮아지게 된다. 그러므로, 상기 NMOS 트랜지스터(N1)를 통해 흐르는 전류는 처음에 흐르는 전류의 양보다 더 많은 전류가 흐르게 된다.
따라서, 상기 정전기 보호 회로부(13)는 입력 패드부(11)를 통해 유입된 정전기 전하를 각각 크기가 다른 2개의 NMOS 트랜지스터(N1)(N2)를 통해 접지 전압(Vss)으로 방출시킴으로써, 정전기 발생시 취약한 1개의 트랜지스터에 집중된 과부하로 인하여 소자가 파괴되는 현상을 방지할 수 있다.
마찬가지로, 상기 입력 패드부(11)를 통해 접지 전압(Vss) 이하의 기저 전압(-Vbb)의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(6)의 NMOS 트랜지스터(N1)(N2)를 통해 접지 전압(Vss) 라인으로 정전기를 방전시키게 된다. 즉, 상기 입력 패드부(11)를 통해 접지 전압(Vss) 이하의 기저전압(-Vbb)의 정전기가 상기 노드(Nd1)로 입력되었을 경우, 각각 크기가 다른 2개의 NMOS 트랜지스터(N1)(N2) 중 상기 NMOS 트랜지스터(N2)가 먼저 턴온되는 조건이라고 가정한다.
그러면, 상기 NMOS 트랜지스터(N2)를 통해 흐르는 기저 전류가 상기 NMOS 트랜지스터(N1)를 통해 흐르는 기저 전류보다 상대적으로 많게 된다. 따라서, 상기 NMOS 트랜지스터(N2)의 소오스단과 연결된 저항(R2)과 전류의 곱이 상기 NMOS 트랜지스터(N1)의 게이트로 인가된다. 이때, 상기 노드(Nd4)의 전위는 상기 노드(Nd3)의 전위보다 상대적으로 낮다.
이로 인해, 상기 노드(Nd4)의 전위에 의해 상기 NMOS 트랜지스터(N1)의 게이트 소오스 전압은 낮아지게 된다. 그러므로, 상기 NMOS 트랜지스터(N1)를 통해 흐르는 전류는 처음에 흐르는 전류의 양보다 더 많은 전류가 흐르게 된다.
한편, 상기 NMOS 트랜지스터(N1)(N2)는 정상적인 동작에서는 턴오프 상태에 있다.
도 4는 본 발명에 의한 다른 정전기 보호 회로를 나타낸 것으로, 도 3의 정전기 보호 회로에서 상기 노드(Nd1)에 콜렉터 단자가 접속되고 이미터 단자와 베이스 단자가 상기 전원 전압(Vcc)에 접속된 NPN형 바이폴라 트랜지스터(Q1)를 추가로 구성한 것이다.
상기 NPN형 바이폴라 트랜지스터(Q1)는 고전압의 정전기가 상기 입력 패드부(11)를 통해 노드(Nd1)로 유입될 경우 전원 전압(Vcc)으로 방출시키는 역할을 한다. 이때, NMOS 트랜지스터(N1)(N2)는 도 3에서 설명한 바와 같이, 비대칭성 트랜지스터로서 1개의 트랜지스터가 턴온된 이후에 나머지 1개의 트랜지스터도 턴온되어 상기 노드(Nd1)로 유입된 정전기 전하를 접지 전압(Vss) 쪽으로 방전시키게 된다. 그러므로, 1개의 소자(트랜지스터)에 정전기 전하가 집중되어 소자가 파괴되는 현상을 방지시킬 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의한 정전기 보호 회로에 의하면, 입력 패드부를 통해 유입된 정전기 전하를 각각 크기가 다른 2개의 NMOS 트랜지스터를 통해 접지 전압(Vss)으로 방출시킴으로써, 정전기 발생시 취약한 1개의 트랜지스터에 집중된 과부하로 인하여 소자가 파괴되는 현상을 방지할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 반도체 장치의 정전기 보호 회로에 있어서,
    신호를 수신하는 입력 패드부와,
    상기 입력 패드부를 통해 수신된 신호를 완충시켜 출력하는 입력 버퍼부와,
    상기 입력 패드부와 상기 입력 버퍼부 사이에 접속된 제 1 노드와 접지 전압 라인 사이에 크로스 커플드 구조로 접속되어 상기 제 1 노드로 유입된 정전기 전하를 상기 접지전압 라인으로 분배하여 방출하며 각각 크기가 다른 제 1 및 제 2 스위칭 소자와,
    상기 제 1 스위칭 소자의 일측 단자와 상기 접지 전압 라인 사이에 접속된 제 1 저항과,
    상기 제 2 스위칭 소자의 일측 단자와 상기 접지 전압 라인 사이에 접속된 제 2 저항과,
    상기 제 1 노드와 전원전압 라인 사이에 접속되며 상기 제 1 노드로 유입된 정전기 전하를 상기 전원전압 라인으로 방출하는 풀업 트랜지스터를 구비한 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 입력 패드부에 접속된 상기 제 1 노드와 상기 입력 버퍼부에 접속된 제 2 노드 사이에 접속된 제 3 저항과,
    상기 제 2 노드와 상기 접지전압 라인 사이에 접속되며 게이트가 상기 접지전압 라인에 연결된 풀다운 트랜지스터를 추가로 구비한 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 풀업 트랜지스터는 콜렉터 단자가 상기 제 1 노드에 접속되고 베이스와 이미터 단자가 상기 전원전압 라인에 공통으로 접속된 NPN형 바이폴라 트랜지스터인 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
  9. 삭제
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