JPS60247179A - テスト入力マルチプレクス回路 - Google Patents
テスト入力マルチプレクス回路Info
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- JPS60247179A JPS60247179A JP59234844A JP23484484A JPS60247179A JP S60247179 A JPS60247179 A JP S60247179A JP 59234844 A JP59234844 A JP 59234844A JP 23484484 A JP23484484 A JP 23484484A JP S60247179 A JPS60247179 A JP S60247179A
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- test
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Measurement Of Current Or Voltage (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く 発明の属する技術分野〉
この発明は、一般に単一の信号データ線上の信号の多重
使用に関連し、さらに詳しくは集積回路チップに接続さ
れた単一信号入力線をデータ信号とテスト入力信号の両
方の送信に使用すそことに関連する。
使用に関連し、さらに詳しくは集積回路チップに接続さ
れた単一信号入力線をデータ信号とテスト入力信号の両
方の送信に使用すそことに関連する。
く 従来技術 〉
複雑な集積回路はしばしばチップにテスト信号を入力さ
せるための手段を必要としている。このテスト信号は、
チップの組立工程からチップが組込まれた大規模な装置
又は システムの製造工程に至るまでの全工程中の任意
の段階でのテストを実施する際、チップに対して初期的
に所定の状態を設定するのに使用可能である。さらに、
テストは、非製造部門での故障検査の為にも実施される
ことがある。典型的には、１つ又は２つ以上のテスト入
力は、テスト処理を容易にすべく、集積回路を予め定め
られた１又は２以上の状態にセットする為に必要とされ
る。
せるための手段を必要としている。このテスト信号は、
チップの組立工程からチップが組込まれた大規模な装置
又は システムの製造工程に至るまでの全工程中の任意
の段階でのテストを実施する際、チップに対して初期的
に所定の状態を設定するのに使用可能である。さらに、
テストは、非製造部門での故障検査の為にも実施される
ことがある。典型的には、１つ又は２つ以上のテスト入
力は、テスト処理を容易にすべく、集積回路を予め定め
られた１又は２以上の状態にセットする為に必要とされ
る。
く 発明が解決しようとする問題点 〉本発明の従来技
術では、テスト信号を受けとる為にチップに対する専用
の１又は２以上の入力ビンを備える必要があった。複雑
な集積回路の入力及び出力線用のビンの数は一般に多い
。テスト入力ビンは、通常は、滅多に使用されることが
なく、チップが最終的に完成品内に組立てられてしまう
と決して使用されることがない。従って特定のビンがチ
ップ入力として、通常的に使用されるだけではなく、テ
スト入力機能をも併有していることが望まれる。
術では、テスト信号を受けとる為にチップに対する専用
の１又は２以上の入力ビンを備える必要があった。複雑
な集積回路の入力及び出力線用のビンの数は一般に多い
。テスト入力ビンは、通常は、滅多に使用されることが
なく、チップが最終的に完成品内に組立てられてしまう
と決して使用されることがない。従って特定のビンがチ
ップ入力として、通常的に使用されるだけではなく、テ
スト入力機能をも併有していることが望まれる。
本発明の従来技術では、いくつかの設計上の制約から、
データ入力線とテスト入力線との多重化には成功しなか
った。克服すべき制約は、入力線にデータを印加する通
常′のオペレーションによってテスト入力操作が実行さ
れてはならないということである。換言すれば、テスト
入力は、特に意図しない限り発生してはならないという
ことである。例えば、チップの通常のオペレーションの
期間中に不要なテスト信号が発生すれば、一般に、チッ
プ機能には、決定的な欠陥があったものと判断されうる
。
データ入力線とテスト入力線との多重化には成功しなか
った。克服すべき制約は、入力線にデータを印加する通
常′のオペレーションによってテスト入力操作が実行さ
れてはならないということである。換言すれば、テスト
入力は、特に意図しない限り発生してはならないという
ことである。例えば、チップの通常のオペレーションの
期間中に不要なテスト信号が発生すれば、一般に、チッ
プ機能には、決定的な欠陥があったものと判断されうる
。
特に、ＣＭＯ３装置を使用する場合には、テ′スト状態
を作りだす為に、使用される入力信号が標準の入力装置
で処理可能なことが重要である。これらの入力装置は、
不所望の高電圧又は低電圧信号を遮断して、チップ内回
路を保護している。例えば供給電圧を越える高い電圧が
テスト信号として使用されると、チップ全体がラッチア
ップしたりその他の損傷をうけるおそれがある。
を作りだす為に、使用される入力信号が標準の入力装置
で処理可能なことが重要である。これらの入力装置は、
不所望の高電圧又は低電圧信号を遮断して、チップ内回
路を保護している。例えば供給電圧を越える高い電圧が
テスト信号として使用されると、チップ全体がラッチア
ップしたりその他の損傷をうけるおそれがある。
多くのチップ設計において、空間的な制約により、上記
の機能を実行するテスト回路は最小の素子数で構成しな
ければならない。また、小数の能動素子で構成された回
路は多数の異なるチップに適用しやすい。さらに、上記
テスト回路では、消費電力を低くすることが望まれる。
の機能を実行するテスト回路は最小の素子数で構成しな
ければならない。また、小数の能動素子で構成された回
路は多数の異なるチップに適用しやすい。さらに、上記
テスト回路では、消費電力を低くすることが望まれる。
従って、本発明の目的は通常のオペレーションの際、デ
ータ入力に使用される入力ピンに接続され、テスト信号
を発生するオンチップ回路を提供することである。さら
に本発明は、上記テスト信号発生回路が、不要なテスト
信号を発生することのないようにすることを目的とする
。さらに、本発明の目的は、電圧による損傷を回避する
ために、チップ上で既に使用されている電圧で作動する
テスト信号発生回路を提供することである。また本発明
の他の目的は、簡単な構造で多数のチップ設計に適応し
、かつ消費電力がわずかであり、チップが通常のオペレ
ーション時には、電力をほとんど消費しない信号発生回
路を提供することである。
ータ入力に使用される入力ピンに接続され、テスト信号
を発生するオンチップ回路を提供することである。さら
に本発明は、上記テスト信号発生回路が、不要なテスト
信号を発生することのないようにすることを目的とする
。さらに、本発明の目的は、電圧による損傷を回避する
ために、チップ上で既に使用されている電圧で作動する
テスト信号発生回路を提供することである。また本発明
の他の目的は、簡単な構造で多数のチップ設計に適応し
、かつ消費電力がわずかであり、チップが通常のオペレ
ーション時には、電力をほとんど消費しない信号発生回
路を提供することである。
く 問題解決の為の手段及び作用 〉
故に、本発明によれば、テスト信号発生回路が集積回路
チップのデータ入力線に接続される。
チップのデータ入力線に接続される。
そして、入力線は、２つの相補形電界効果形素子のゲー
トに接続され、上記電界効果形素子は、供給電力の雅未
渦の閾値電圧を有する。電界効果形素子は、供給電源と
の間に接続されるので、両方の素子がターンオンしてい
る時にのみ電流が流れうる。上記装置を通って流れる電
流を検知し、電流が流れる時にテスト信号を発生する手
段が提供される。上記相補形電界効果形素子を通って電
流が流れていない時には、テスト信号が発生することは
ない。
トに接続され、上記電界効果形素子は、供給電力の雅未
渦の閾値電圧を有する。電界効果形素子は、供給電源と
の間に接続されるので、両方の素子がターンオンしてい
る時にのみ電流が流れうる。上記装置を通って流れる電
流を検知し、電流が流れる時にテスト信号を発生する手
段が提供される。上記相補形電界効果形素子を通って電
流が流れていない時には、テスト信号が発生することは
ない。
テスト信号を発生する為、Ｎチャンネルの閾値電圧Ｖｓ
ｓを超え、Ｐチャンンネルの閾値電圧Ｖｄｄより低い電
圧が入力ピンに印加される。これによって、相補形電界
効果形素子は両方ともターンオンし、電流が流れるよう
になる。この電流は、電流センサによって検知され、こ
の電流センサは、テスト信号を発生する。入力信号が高
電位あるいは低電位のいずれかであるときには、相補形
電界効果形素子の一方がオフになるので、電流はまった
く流れない。故に、中間値電圧の信号が入力に与えられ
た時にのみ、テスト信号が発生し、かかる中間値電圧の
信号が通常のオペレーションの間に発生することはない
。
ｓを超え、Ｐチャンンネルの閾値電圧Ｖｄｄより低い電
圧が入力ピンに印加される。これによって、相補形電界
効果形素子は両方ともターンオンし、電流が流れるよう
になる。この電流は、電流センサによって検知され、こ
の電流センサは、テスト信号を発生する。入力信号が高
電位あるいは低電位のいずれかであるときには、相補形
電界効果形素子の一方がオフになるので、電流はまった
く流れない。故に、中間値電圧の信号が入力に与えられ
た時にのみ、テスト信号が発生し、かかる中間値電圧の
信号が通常のオペレーションの間に発生することはない
。
く 実施例 〉
本発明の実施例を添付図面で示し、以下の記載は、チッ
プの、通常的なオペレーションの間に、電圧値が変化す
ることのない集積回路の入力線での使用に関し説明する
。電圧値が変化するデータ入力線への本発明の応用につ
いては、後で説明する。入力 ” ＩＮＰＵＴ” は集
積回路チップ上へのデータ線を示し、当分野で周知の適
当な保護装置を有している。入力データ信号はインバー
タ”ＩＮＶｌ’“でバッファされ、通常の操作条件のも
とに信号”ＮＯＲＭＡＬ ＯＵＴ”を出力する。この図
面の構成で使用される通り、入力”ＩＮＰＵＴ”は最終
製品の組込み時点で論理１又は０に接続されている。故
に、通常のオペレーションの間、入力”ｌＮＰｔ１Ｔ″
に印加される信号は固定されている。
プの、通常的なオペレーションの間に、電圧値が変化す
ることのない集積回路の入力線での使用に関し説明する
。電圧値が変化するデータ入力線への本発明の応用につ
いては、後で説明する。入力 ” ＩＮＰＵＴ” は集
積回路チップ上へのデータ線を示し、当分野で周知の適
当な保護装置を有している。入力データ信号はインバー
タ”ＩＮＶｌ’“でバッファされ、通常の操作条件のも
とに信号”ＮＯＲＭＡＬ ＯＵＴ”を出力する。この図
面の構成で使用される通り、入力”ＩＮＰＵＴ”は最終
製品の組込み時点で論理１又は０に接続されている。故
に、通常のオペレーションの間、入力”ｌＮＰｔ１Ｔ″
に印加される信号は固定されている。
通常の入力とは別のチップに対するテ°スト入力を使わ
ずにテスト入力信号を発生させる能力を持たせるため、
テスト信号のマルチプレクス回路（１０）が入力線（１
２）に接続されている。このマルチプレクス回路（１０
）は、通常のオペレーションの間、論理Ｏのテスト出力
信号”ＴＥＳＴ ＯＵＴ”を発生させ、特別にテスト信
号が必要とされる時に論理ｌを発生する。このテスト信
号は、チップ上の他の論理状態を所定のｒｌＪ ｒＯＪ
値にあるいは、場合によっては設計者の望みどおりに、
セットすべく使用され−る。好ましい実施例では、テス
ト出力信号″ＴＥＳＴ ０１ｌＴ″は、チップの動作が
適正であるか否かをテストする目的で、工場内でのみ発
生され、使用される。テスト出力信号”ＴＥＳＴ ＯＵ
Ｔ”は、最終段階では常に論理Ｏに保持される。
ずにテスト入力信号を発生させる能力を持たせるため、
テスト信号のマルチプレクス回路（１０）が入力線（１
２）に接続されている。このマルチプレクス回路（１０
）は、通常のオペレーションの間、論理Ｏのテスト出力
信号”ＴＥＳＴ ＯＵＴ”を発生させ、特別にテスト信
号が必要とされる時に論理ｌを発生する。このテスト信
号は、チップ上の他の論理状態を所定のｒｌＪ ｒＯＪ
値にあるいは、場合によっては設計者の望みどおりに、
セットすべく使用され−る。好ましい実施例では、テス
ト出力信号″ＴＥＳＴ ０１ｌＴ″は、チップの動作が
適正であるか否かをテストする目的で、工場内でのみ発
生され、使用される。テスト出力信号”ＴＥＳＴ ＯＵ
Ｔ”は、最終段階では常に論理Ｏに保持される。
テスト信号発生回路（１０）への入力は、チップ内部の
入力線（１２）に接続される。Ｖｄｄ及びＶｓｓは好ま
しくは、それぞれ＋５ボルト及びＯポルトに設定されて
いる。２つの相補形電界効果形素子Ｑ１及びＱ２は、そ
れぞれＰチャンネル及びＮチャンネルトランジスタであ
って、Ｑｌ及びＱ２のゲートは両方ともテスト入力発生
回路への入力線（１４）に接続される。この配置は、標
準のＣＭＯＳインバータと同様であって、この配置では
、入力信号が論理１ （Ｖｄｄ）又は論理０（Ｖｓｓ）
のいずれかであるときは、常にＱｌ又はＱ２の一方だけ
がオンになる。故に、入力信号がＯポルト又は５ボルト
で、Ｑｌ又はＱ２のいずれかがオフであるときは、テス
ト信号のマルチプレクス回路（１０）内のＶｄｄからＶ
ｓｓには電流が流れることはない。
入力線（１２）に接続される。Ｖｄｄ及びＶｓｓは好ま
しくは、それぞれ＋５ボルト及びＯポルトに設定されて
いる。２つの相補形電界効果形素子Ｑ１及びＱ２は、そ
れぞれＰチャンネル及びＮチャンネルトランジスタであ
って、Ｑｌ及びＱ２のゲートは両方ともテスト入力発生
回路への入力線（１４）に接続される。この配置は、標
準のＣＭＯＳインバータと同様であって、この配置では
、入力信号が論理１ （Ｖｄｄ）又は論理０（Ｖｓｓ）
のいずれかであるときは、常にＱｌ又はＱ２の一方だけ
がオンになる。故に、入力信号がＯポルト又は５ボルト
で、Ｑｌ又はＱ２のいずれかがオフであるときは、テス
ト信号のマルチプレクス回路（１０）内のＶｄｄからＶ
ｓｓには電流が流れることはない。
トランジスタＱ１及びＱ２の閾値電圧は、供給電圧の坏
未満であり、典型的には、１ポルトをわずかに下まわる
値である。従って、例えば、入力線（１２）に印加され
る入力信号が１から４ボルトの間の範囲の電圧であれば
、トランジスタＱｌ及びＱ２は、両方ともオンになる。
未満であり、典型的には、１ポルトをわずかに下まわる
値である。従って、例えば、入力線（１２）に印加され
る入力信号が１から４ボルトの間の範囲の電圧であれば
、トランジスタＱｌ及びＱ２は、両方ともオンになる。
Ｑｌ及びＱ２を通る電流はＱ３を通って流れ、Ｑ３及び
Ｑ４のゲートが共通に接続されているので、Ｑ４には、
ミラー電流が流れる。Ｑ４及びＱ２が充分な太きさを持
ち、これらのドレイン電流が電流源”Ｉ ｓ。
Ｑ４のゲートが共通に接続されているので、Ｑ４には、
ミラー電流が流れる。Ｑ４及びＱ２が充分な太きさを持
ち、これらのドレイン電流が電流源”Ｉ ｓ。
ｕｒｃｅ”によって供給可能な電流を超過する場合、イ
ンバータ゛’ＩＮＶ２″への入力は低電位（即ち論理０
）になり、テスト出力″ＴＥＳＴ ＯＵＴ″は高電位（
論理１）になる。故に、入力”ＩＮＰＵＴ” に中間レ
ベルの電位信号が与えられると、テスト出力”ＴＥＳＴ
ＯＵＴ″は、論理１となり、チップ上の他の回路に所
望の初期状態を設定するのに使用可能である。
ンバータ゛’ＩＮＶ２″への入力は低電位（即ち論理０
）になり、テスト出力″ＴＥＳＴ ＯＵＴ″は高電位（
論理１）になる。故に、入力”ＩＮＰＵＴ” に中間レ
ベルの電位信号が与えられると、テスト出力”ＴＥＳＴ
ＯＵＴ″は、論理１となり、チップ上の他の回路に所
望の初期状態を設定するのに使用可能である。
入力”ＩＮＰＵＴ″が論理ｌ又は論理Ｏのいずれかであ
る時はいつもテスト出力″ＴＥＳＴ ＯＵＴ″は低電位
に保たれることが容易に理解される。入力″ＩＮＰＵＴ
″ が低電位である時はＱ２がオフになる。従って、Ｑ
４には電流が流れ得す、インバータ ”ＩＮＶ２”への
入力信号の電圧は電流源”Ｉ ５ｏｕｒｃｅ ”から与
えられる電流によって高電位になる。従って、テスト出
力”ＴＥＳＴ ＯＵＴ”は低電位になる。入力”ＩＮＰ
ＵＴ”が高電位であるとき、Ｑ２がオンになるが、Ｑｌ
はオフである。Ｑｌ、Ｑ２．Ｑ３からなる電路には、電
流が流れないので、Ｑ４にミラー電流が流れることはな
く、電流源”Ｉ ５ｏｕｒｃｅ”によってインバータ
”ＩＮＶ２”への入力は高電位になる。よって、テスト
出力″ＴＥＳＴ ＯＵＴ″は低電位となる。したがって
、Ｑ４はマルチプレクス回路（ｌＯ）のスイッチとして
機能する。
る時はいつもテスト出力″ＴＥＳＴ ＯＵＴ″は低電位
に保たれることが容易に理解される。入力″ＩＮＰＵＴ
″ が低電位である時はＱ２がオフになる。従って、Ｑ
４には電流が流れ得す、インバータ ”ＩＮＶ２”への
入力信号の電圧は電流源”Ｉ ５ｏｕｒｃｅ ”から与
えられる電流によって高電位になる。従って、テスト出
力”ＴＥＳＴ ＯＵＴ”は低電位になる。入力”ＩＮＰ
ＵＴ”が高電位であるとき、Ｑ２がオンになるが、Ｑｌ
はオフである。Ｑｌ、Ｑ２．Ｑ３からなる電路には、電
流が流れないので、Ｑ４にミラー電流が流れることはな
く、電流源”Ｉ ５ｏｕｒｃｅ”によってインバータ
”ＩＮＶ２”への入力は高電位になる。よって、テスト
出力″ＴＥＳＴ ＯＵＴ″は低電位となる。したがって
、Ｑ４はマルチプレクス回路（ｌＯ）のスイッチとして
機能する。
従って、図中の回路（ｌＯ）は、入力が論理Ｏ又は論理
１のいずれかである時には、常に、論理０のテスト出力
”ＴＥＳＴ ＯＵＴ”を発生し、入力が特に１〜４ポル
トの間の範囲の中間電圧レベルになった時に論理１のテ
スト出力″ＴＥＳＴ ＯＵＴ″を発生する。当然ながら
、Ｖｄｄ及びＶｓｓの値を変えると、テスト出力”ＴＥ
ＳＴ ＯＵＴ″信号を使用可能にするだめの、入力”Ｉ
ＮＰＵＴ”の電圧範囲も変化する。
１のいずれかである時には、常に、論理０のテスト出力
”ＴＥＳＴ ＯＵＴ”を発生し、入力が特に１〜４ポル
トの間の範囲の中間電圧レベルになった時に論理１のテ
スト出力″ＴＥＳＴ ＯＵＴ″を発生する。当然ながら
、Ｖｄｄ及びＶｓｓの値を変えると、テスト出力”ＴＥ
ＳＴ ＯＵＴ″信号を使用可能にするだめの、入力”Ｉ
ＮＰＵＴ”の電圧範囲も変化する。
テスト信号発生回路（１０）は、Ｑｌ及びＱ２のケート
ソース電圧を上げることによって例えば、電流源”Ｉ
５ｏｕｒｃｅ”からの電流を打ち消すことのできる１、
５ボルトまでゲートソース電圧を上げることによって、
入力データのわずかな電圧の変動に対し影響を受けにく
くすることができる。
ソース電圧を上げることによって例えば、電流源”Ｉ
５ｏｕｒｃｅ”からの電流を打ち消すことのできる１、
５ボルトまでゲートソース電圧を上げることによって、
入力データのわずかな電圧の変動に対し影響を受けにく
くすることができる。
ゲートソース電圧の増加はこれらの素子のチャンネル長
に対するチャンネル幅の比を小さくすることによって実
現される。Ｑｌ及びＱ２は、入力”ＩＮＰＵＴ″が１．
５ボルトから３．５ボルトに変化する時には、上記の様
に動作するが、わずかな電圧の変動によっては閉じたま
まで保たれる。例えば論理１が入力”ＩＮＰＵＴ″ に
与えられ、たまたま４ボルトまでしか電圧が上がらなく
ても、Ｑｌがオンになって、チップの機能を危険にさら
すようなことはない。
に対するチャンネル幅の比を小さくすることによって実
現される。Ｑｌ及びＱ２は、入力”ＩＮＰＵＴ″が１．
５ボルトから３．５ボルトに変化する時には、上記の様
に動作するが、わずかな電圧の変動によっては閉じたま
まで保たれる。例えば論理１が入力”ＩＮＰＵＴ″ に
与えられ、たまたま４ボルトまでしか電圧が上がらなく
ても、Ｑｌがオンになって、チップの機能を危険にさら
すようなことはない。
テスト出力″ＴＥＳＴ ＯＵＴ″が高電位であるとき、
通常の出力″ＮＯＲＭＡＬ ＯＵＴ″は既知の値である
ことが望ましい。イン／ヘータ”ＩＮＶＩ”は、好まし
くは、 バークである。入力レベルを、インバータ”ＩＮ■１′
′の閾値電圧より高く、あるいは低く、とは言え、テス
ト入力をアクティブにする電圧の範囲内で調整すること
によって、通常の出力”ＮＯＲＭＡＬ０ＬＩＴ″は、論
理１又は論理Ｏの電圧レベルに固定される。例えば、テ
スト出力″ＴＥＳＴ ＯＵＴ”が高電位であるときに、
通常の出力″ＮＯＲＭＡＬ ＯυＴ″が低電位になるよ
うにしたい場合には、出力を３．５ボルトにセットする
。この電圧値は、テスト出力″ＴＥＳＴ ＯＵＴ″をア
クティブにする１、０〜４．０ボルトの間の範囲内であ
ってかつ、論理１の入力を発生させるのに充分な程度、
インバータＩＮＶ１の閾値としての２．５ボルトよりも
高い値である。同様にして、テスト出力”ＴＥＳＴ Ｏ
ＵＴ”が高電位である時に、通常の出力″ＮＯＲＭＡＬ
ＯＵＴ″が高電位になるようにしたい場合には、入力
電圧は、１．５ボルトにセットされる。インバータ”Ｉ
ＮＶ１″がＴＴＬと互換性を持つ閾値電圧を有するイン
バータであれば２〜４ポルトの間のいずれの電圧レベル
によってもテスト出力″ＴＥＳＴ ０ＬＩＴ”をアクテ
ィブにし、通常の出力”Ｎ０Ｒ）ＩＡＬ ＯＵＴ″を論
理０にする。この例では、テストモードの期間中は、テ
スト出力 ＴＥＳＴ ＯυＴ″で論理ゲート操作される
までは、通常の出力″ＮＯＲＭＡＬ ＯＵＴ”が、論理
１になることはない。いくつかの例では、テスト出力″
ＴＥＳＴ ０１ｌＴ”は、チップ上の様々な素子を所定
の値にセットするだけに使用されるので、テスト出力”
ＴＥＳＴ ＯＵＴ″が高電位である時には、通常の出力
”ＮＯＲＭＡＬ ＯＵＴ”の電圧値は重要ではなくなる
。入力”ＩＮＰＵＴ″ が論理ｌ又は論理Ｏに相当する
電圧値に変化することによって、テスト出力”ＴＥＳＴ
ＯＵＴ”が論理０にもどるまで、通常の出力”ＮＯＲ
ＭＡＬ ＯＵＴ″は使用する必要がない。
通常の出力″ＮＯＲＭＡＬ ＯＵＴ″は既知の値である
ことが望ましい。イン／ヘータ”ＩＮＶＩ”は、好まし
くは、 バークである。入力レベルを、インバータ”ＩＮ■１′
′の閾値電圧より高く、あるいは低く、とは言え、テス
ト入力をアクティブにする電圧の範囲内で調整すること
によって、通常の出力”ＮＯＲＭＡＬ０ＬＩＴ″は、論
理１又は論理Ｏの電圧レベルに固定される。例えば、テ
スト出力″ＴＥＳＴ ＯＵＴ”が高電位であるときに、
通常の出力″ＮＯＲＭＡＬ ＯυＴ″が低電位になるよ
うにしたい場合には、出力を３．５ボルトにセットする
。この電圧値は、テスト出力″ＴＥＳＴ ＯＵＴ″をア
クティブにする１、０〜４．０ボルトの間の範囲内であ
ってかつ、論理１の入力を発生させるのに充分な程度、
インバータＩＮＶ１の閾値としての２．５ボルトよりも
高い値である。同様にして、テスト出力”ＴＥＳＴ Ｏ
ＵＴ”が高電位である時に、通常の出力″ＮＯＲＭＡＬ
ＯＵＴ″が高電位になるようにしたい場合には、入力
電圧は、１．５ボルトにセットされる。インバータ”Ｉ
ＮＶ１″がＴＴＬと互換性を持つ閾値電圧を有するイン
バータであれば２〜４ポルトの間のいずれの電圧レベル
によってもテスト出力″ＴＥＳＴ ０ＬＩＴ”をアクテ
ィブにし、通常の出力”Ｎ０Ｒ）ＩＡＬ ＯＵＴ″を論
理０にする。この例では、テストモードの期間中は、テ
スト出力 ＴＥＳＴ ＯυＴ″で論理ゲート操作される
までは、通常の出力″ＮＯＲＭＡＬ ＯＵＴ”が、論理
１になることはない。いくつかの例では、テスト出力″
ＴＥＳＴ ０１ｌＴ”は、チップ上の様々な素子を所定
の値にセットするだけに使用されるので、テスト出力”
ＴＥＳＴ ＯＵＴ″が高電位である時には、通常の出力
”ＮＯＲＭＡＬ ＯＵＴ”の電圧値は重要ではなくなる
。入力”ＩＮＰＵＴ″ が論理ｌ又は論理Ｏに相当する
電圧値に変化することによって、テスト出力”ＴＥＳＴ
ＯＵＴ”が論理０にもどるまで、通常の出力”ＮＯＲ
ＭＡＬ ＯＵＴ″は使用する必要がない。
テスト信号マルチプレクス回路（１０）は、通常論理ｌ
又は論理Ｏを示す信号に接続され、素子の通常の操作の
間は信号が変化しない入力を使用する場合について、こ
れまで説明してきた。しかしながら、全てのチップがこ
の様な使用に適当な一定の値の入力をもつわけではなく
、テスト信号を可変データ入力線で多重使用できること
も望ましい。上記で説明した回路は、入力値の変化する
入力での使用には、一般に適していない。入力線が論理
状態の間を変化している時に疑似テスト出力”ＴＥＳＴ
ＯＵＴ”信号が発生することがあるからである。しか
し、一般にこれは容易に解決可能である。例えば、入力
信号を発生する回路及びチップに含まれるテスト信号の
マルチプレクス回路（ｌＯ）が共通りロック信号によっ
て駆動される場合、インバータＩ ＮＶ２からのテスト
出力 ＴＥＳＴ ＯＵＴ”線中にフリ・ンプフロップを
挿入し、これをクロック信号によって駆動するようにし
てもよい。
又は論理Ｏを示す信号に接続され、素子の通常の操作の
間は信号が変化しない入力を使用する場合について、こ
れまで説明してきた。しかしながら、全てのチップがこ
の様な使用に適当な一定の値の入力をもつわけではなく
、テスト信号を可変データ入力線で多重使用できること
も望ましい。上記で説明した回路は、入力値の変化する
入力での使用には、一般に適していない。入力線が論理
状態の間を変化している時に疑似テスト出力”ＴＥＳＴ
ＯＵＴ”信号が発生することがあるからである。しか
し、一般にこれは容易に解決可能である。例えば、入力
信号を発生する回路及びチップに含まれるテスト信号の
マルチプレクス回路（ｌＯ）が共通りロック信号によっ
て駆動される場合、インバータＩ ＮＶ２からのテスト
出力 ＴＥＳＴ ＯＵＴ”線中にフリ・ンプフロップを
挿入し、これをクロック信号によって駆動するようにし
てもよい。
これによって入力信号が変化する間にのみ発生する疑似
テスト出力”ＴＥＳＴ ＯＵＴ”信号がチップの他の部
分に到達しないようにすることができる。種々のこの他
の形式のパルス幅識別回路を使っても、人力信号の遷移
期間に発生した、これらの疑似信号をとり除くことがで
きる。その他の方法は当業者であれば明らかである。
テスト出力”ＴＥＳＴ ＯＵＴ”信号がチップの他の部
分に到達しないようにすることができる。種々のこの他
の形式のパルス幅識別回路を使っても、人力信号の遷移
期間に発生した、これらの疑似信号をとり除くことがで
きる。その他の方法は当業者であれば明らかである。
く 発明の効果 〉
以北のように、この発明によればテスト信号を既に使用
されている入力線で多重使用することができる構成とし
たので、次のような多数の利点がある。最も重要な利点
は、テスト信号入力の為に特別な接続ピンを必要とせず
、通常の操作時にデータが入力線に印加されても、テス
ト機能に何ら影響をも与えることがないことに加え、製
造工程が簡単になることである。入力信号は常にＶｄｄ
及びＶＳＳの間の電圧であるので、標準の入力保護装置
の使用が可能であり、ラッチアップをおこす可能性を最
小限にすることができる。これによって例えばＶｄｄよ
り高い又はＶＳＳより低い入力電圧値を用いてテスト信
号マルチプレクス回路を駆動するようにした、より一般
に安くて簡単な装置を提供することができる。加えて、
本願発明に係るテスト人カマルチプレクス回路は標準的
な入力装置に適用可能であり、また、消費電力が少なく
、構成素子数も少なくてよいという利点を有している上
記で説明した回路の重大な長所は、チー７プが通常のモ
ードで動作している時には、実際にテスト信号のマルチ
プレクス回路（１０）は、全く電力を消費しない点であ
る。電流源”Ｉ ５ｏｕｒｃｅ“は、ソースがＶｄｄに
接続され、ドレインがＱ４のドレインに接続され、ゲー
トが接地電位に接続されるＰチャンネルＦＥＴにより構
成される。電流源″Ｉ ５ｏｕｒｃｅ″がこのように構
成されると、接地電位に接続する電路がＱ４を通って形
成されるまで、電流源”Ｉ ５ｏｕｒｃｅ″を通って電
流が流れることはない。上記で説明した通り、チップが
通常の動作モードであるとき、Ｑ４を通る電流路は形成
されない。これも上記した通り、通常のモードでは、Ｑ
ｌ、Ｑ２．Ｑ３を通る電流路にも電流が流れることはな
い。従って、テスト信号マルチプレクツ回路（１０）は
、チップがテストモードである時にのみ電力を消費し、
このテストモードは、入力Ｉ ＮＰＵＴに中間電圧レベ
ル信号が与えられることによって規定される。
されている入力線で多重使用することができる構成とし
たので、次のような多数の利点がある。最も重要な利点
は、テスト信号入力の為に特別な接続ピンを必要とせず
、通常の操作時にデータが入力線に印加されても、テス
ト機能に何ら影響をも与えることがないことに加え、製
造工程が簡単になることである。入力信号は常にＶｄｄ
及びＶＳＳの間の電圧であるので、標準の入力保護装置
の使用が可能であり、ラッチアップをおこす可能性を最
小限にすることができる。これによって例えばＶｄｄよ
り高い又はＶＳＳより低い入力電圧値を用いてテスト信
号マルチプレクス回路を駆動するようにした、より一般
に安くて簡単な装置を提供することができる。加えて、
本願発明に係るテスト人カマルチプレクス回路は標準的
な入力装置に適用可能であり、また、消費電力が少なく
、構成素子数も少なくてよいという利点を有している上
記で説明した回路の重大な長所は、チー７プが通常のモ
ードで動作している時には、実際にテスト信号のマルチ
プレクス回路（１０）は、全く電力を消費しない点であ
る。電流源”Ｉ ５ｏｕｒｃｅ“は、ソースがＶｄｄに
接続され、ドレインがＱ４のドレインに接続され、ゲー
トが接地電位に接続されるＰチャンネルＦＥＴにより構
成される。電流源″Ｉ ５ｏｕｒｃｅ″がこのように構
成されると、接地電位に接続する電路がＱ４を通って形
成されるまで、電流源”Ｉ ５ｏｕｒｃｅ″を通って電
流が流れることはない。上記で説明した通り、チップが
通常の動作モードであるとき、Ｑ４を通る電流路は形成
されない。これも上記した通り、通常のモードでは、Ｑ
ｌ、Ｑ２．Ｑ３を通る電流路にも電流が流れることはな
い。従って、テスト信号マルチプレクツ回路（１０）は
、チップがテストモードである時にのみ電力を消費し、
このテストモードは、入力Ｉ ＮＰＵＴに中間電圧レベ
ル信号が与えられることによって規定される。
ここでは、特定の実施例に関し詳しく説明したが種々の
置換、付加、変更は当業者には明らかであることがわか
る。これらの変更は、本発明の要旨から離れることなく
行なわれうるものである。
置換、付加、変更は当業者には明らかであることがわか
る。これらの変更は、本発明の要旨から離れることなく
行なわれうるものである。
図面は、本発明の好ましい実施例を示す図である。
（１０）・・・マルチプレクス回路、
（１２）・・・入力線、
（Ｉ ＮＶ２ ）・・・バッファ、
（Ｑｌ、Ｑ２）・・・相補形電界効果装置、（Ｖ ｄｄ
−Ｖ ｓｓ） ・−・電流路、（Ｑ３）・・・検知手
段、 （Ｑ４）・・・スイッチ手段、 （ＦＦ）・・・タイミング論理手段。 特許出願人 テキサス・インスツルメンツインコーポレ
イテッド 手続補正書（方式） 昭和６０年６月２８日 特許庁長官 志 賀 学 殿 特願昭５９−２３４８４４号 ２ 発明の名称 テスト入力マルチプレ７１回路３ 補
正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国テキサス州ダラス、ノース４代
理人〒１５０ ５ 補正命令の日付 昭和６０年２月６日（昭和６０年
２月２６日発送） ６ 補正により増加する発明の数 ０ ７ 補正の対象 図 面（全 図）
−Ｖ ｓｓ） ・−・電流路、（Ｑ３）・・・検知手
段、 （Ｑ４）・・・スイッチ手段、 （ＦＦ）・・・タイミング論理手段。 特許出願人 テキサス・インスツルメンツインコーポレ
イテッド 手続補正書（方式） 昭和６０年６月２８日 特許庁長官 志 賀 学 殿 特願昭５９−２３４８４４号 ２ 発明の名称 テスト入力マルチプレ７１回路３ 補
正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国テキサス州ダラス、ノース４代
理人〒１５０ ５ 補正命令の日付 昭和６０年２月６日（昭和６０年
２月２６日発送） ６ 補正により増加する発明の数 ０ ７ 補正の対象 図 面（全 図）
Claims (1)
- 【特許請求の範囲】 （１）入力線（１２）に接続され、入力線上の所定信号
存否を検知する検知手段（Ｑｌ、Ｑ２．Ｑ３．Ｑ４）と
、上記検知手段に接続され、その出力が所定信号と一定
の関係にあるバッファ（ＩＮＶ２）とを有し、入力線（
１２）上の信号を多重使用することを特徴とするテスト
入力マルチプレクツ回路（２）入力線（１２）と、上記
入力線（１２）に接続されるゲートと、与えられた電源
電圧（Ｖｄｄ）の坏未満の閾値を持ち、両方ともオンで
ある時だけ電源との間に電流路（Ｖ ｄｄ −Ｖ ｓｓ
）が形成されるように直列に接続された２つの相補形電
界効果形素子（Ｑｌ、Ｑ２）と、上記各電界効果形素子
（Ｑｌ、Ｑ２）に接続され電流路（Ｖ ｄｄ −Ｖ ｓ
ｓ）を通る電流を検知する検知手段と、上記検知手段に
接続され、上記検知手段が、電流を検知した時に第１の
状態になり、電流を検知しない時に第２の状態に切換わ
るスイッチ手段（Ｑ４）とを有し、少なくとも２つの情
報信号を多重使用することを特徴とするテスト入力マル
チプレクツ回路。 （３）上記検知手段（Ｑ３）は、相補形電界効果形素子
（Ｑｌ、Ｑ２）に接続されて、前記電流路（Ｖ ｄｄ−
Ｖｓｓ）を通った電流を流し、そのゲート入力が、上記
相補形電界効果形素子（Ｑｌ、Ｑ２）の間の電流路（Ｖ
ｄｄ −Ｖ ｓｓ）に接続され、上記電流路（Ｖｄｄ
−Ｖ ｓｓ）を通って電流が流れる時にオン状態にな
る第３の電界効果形素子（Ｑ３）と、ゲート入力と、上
記相補形電界効果形素子（Ｑｌ、Ｑ２）の間の電流路（
Ｖ ｄｄ −Ｖ ｓｓ）に接続される第１の出力端子と
、スイッチ出力を供給する第２の出力端子と、電流路（
Ｖ ｄｄ −Ｖ ｓｓ）を通って電流が流れる時だけオ
ン状態になる第４の電界効果形素子（Ｑ４）とを有する
特許請求の範囲第２項記載のテスト入カマルチプレクス
回路。 （４）上記スイッチ（Ｑ４）は、その出力端子に接続さ
れるタイミング論理手段（ＦＦ）を含む特許請求の範囲
第２項記載のテスト人カマルチプレクス回路。 （５）上記タイミング論理手段（Ｆ Ｆ）は、フリップ
フロップ（Ｆ Ｆ）を含む特許請求の範囲第４項のテス
ト入カマルチプシノクス回路。 （６）入力線（１２）に接続される入力端子を持つ相補
形トランジスタ（Ｑｌ、Ｑ２）と、上記両方の相補形ト
ランジスタ（Ｑｌ、Ｑ２）を通る電流を検知する検知手
段（Ｑ３）と、上記検知手段（Ｑ３）に接続され、上記
両方の相補形トランジスタを通って電流が流れる時にテ
スト信号（ＴＥＳＴ ０ＵＴ）を発生するスイッチ手段
（Ｑ４）とを有し、入力線上のテスト信号を検出するこ
とを特徴とするテスト入力マルチプレクス回路。 （７）上記入力線（１２）には、相補形トランジスタ（
Ｑ １．Ｑ ２）と、検知手段（Ｑ３）と、スイッチ手
段（Ｑ４）とを単一の集積回路チップに組み込んで成る
少なくとも一つの能動素子（１０）が接続されている特
許請求の範囲第６項記載のテスト人カマルチプレクス回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/549,121 US4612499A (en) | 1983-11-07 | 1983-11-07 | Test input demultiplexing circuit |
| US549121 | 1983-11-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247179A true JPS60247179A (ja) | 1985-12-06 |
| JPH0580633B2 JPH0580633B2 (ja) | 1993-11-09 |
Family
ID=24191756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59234844A Granted JPS60247179A (ja) | 1983-11-07 | 1984-11-07 | テスト入力マルチプレクス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4612499A (ja) |
| EP (1) | EP0141681B1 (ja) |
| JP (1) | JPS60247179A (ja) |
| DE (1) | DE3484588D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461584A (en) * | 1992-07-09 | 1995-10-24 | Nippondenso Co., Ltd. | Semiconductor sensor device |
| JP2014162394A (ja) * | 2013-02-26 | 2014-09-08 | Renesas Electronics Corp | 半導体装置 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188538A (ja) * | 1984-10-05 | 1986-05-06 | Fujitsu Ltd | 半導体装置 |
| JPS61287315A (ja) * | 1985-06-13 | 1986-12-17 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
| FR2594553B1 (fr) * | 1985-10-16 | 1989-02-03 | Bendix Electronics Sa | Interface de test pour circuit integre en technologie mos |
| JPS6337270A (ja) * | 1986-07-31 | 1988-02-17 | Fujitsu Ltd | 半導体装置 |
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| US6304987B1 (en) | 1995-06-07 | 2001-10-16 | Texas Instruments Incorporated | Integrated test circuit |
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| US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
| US7058862B2 (en) | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
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| US4103190A (en) * | 1977-03-25 | 1978-07-25 | Motorola, Inc. | Complementary power saving comparator/inverter circuits |
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| DE2905271A1 (de) * | 1979-02-12 | 1980-08-21 | Philips Patentverwaltung | Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren |
| DE2905294A1 (de) * | 1979-02-12 | 1980-08-21 | Philips Patentverwaltung | Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren |
| DE2944149C2 (de) * | 1979-11-02 | 1985-02-21 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Integrierte Schaltungsanordnung in MOS-Technik |
| JPS5928986B2 (ja) * | 1980-02-13 | 1984-07-17 | 日本電気株式会社 | 半導体集積回路 |
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-
1983
- 1983-11-07 US US06/549,121 patent/US4612499A/en not_active Expired - Lifetime
-
1984
- 1984-11-05 DE DE8484307699T patent/DE3484588D1/de not_active Expired - Lifetime
- 1984-11-05 EP EP84307699A patent/EP0141681B1/en not_active Expired
- 1984-11-07 JP JP59234844A patent/JPS60247179A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0580633B2 (ja) | 1993-11-09 |
| EP0141681B1 (en) | 1991-05-15 |
| EP0141681A2 (en) | 1985-05-15 |
| US4612499A (en) | 1986-09-16 |
| DE3484588D1 (de) | 1991-06-20 |
| EP0141681A3 (en) | 1988-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |