JPS60238943A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
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- JPS60238943A JPS60238943A JP59094480A JP9448084A JPS60238943A JP S60238943 A JPS60238943 A JP S60238943A JP 59094480 A JP59094480 A JP 59094480A JP 9448084 A JP9448084 A JP 9448084A JP S60238943 A JPS60238943 A JP S60238943A
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- Japan
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- power source
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はプログラマブルコン）Ｉ’−：ｔの故障検出
と故障検出した場合の処置に関するものである。
と故障検出した場合の処置に関するものである。
第１図は従来のプログラマブルコントローラの構成を示
したブロック図であシ、図において、１はプログラマブ
ルコントローラの制御部で、ＣＰＵ部１１．７’ｏセス
入力部（Ｐ Ｉ ） １２ 、プロセス出力部（ＰＯ）
１３とで構成されている。２はプログラマブルコントロ
ーラの５■ロジツク電源で、電源線２０２を通してプロ
グラマブルコントローラ制御部１に電源を供給し、信号
線２０１にてＣＰＵＩＩに５ｖロジツク電源２の正常を
伝える。
したブロック図であシ、図において、１はプログラマブ
ルコントローラの制御部で、ＣＰＵ部１１．７’ｏセス
入力部（Ｐ Ｉ ） １２ 、プロセス出力部（ＰＯ）
１３とで構成されている。２はプログラマブルコントロ
ーラの５■ロジツク電源で、電源線２０２を通してプロ
グラマブルコントローラ制御部１に電源を供給し、信号
線２０１にてＣＰＵＩＩに５ｖロジツク電源２の正常を
伝える。
３はプロセス出力部用電源で、本装置例はＤＣ２４■を
使用しておシ、電源線３０１を通じてプロセス出力部１
３に電源を供給している。３１はプロセス出力部用電源
３の正常でＯＮする接点、４はプロセス入力部用電源で
、本装置例ではＤＣ４８Ｖを使用しておシ、電源線４０
１を通じてプロセス入力部１２に電源を供給している。
使用しておシ、電源線３０１を通じてプロセス出力部１
３に電源を供給している。３１はプロセス出力部用電源
３の正常でＯＮする接点、４はプロセス入力部用電源で
、本装置例ではＤＣ４８Ｖを使用しておシ、電源線４０
１を通じてプロセス入力部１２に電源を供給している。
４１はプロセス入力部用電源４の正常でＯＮする接点、
５１はプログラマブルコントローラの正常でＯＮするリ
レー、５２．５３はリレー５１の接点で、その接点５３
は前記電源線３０１に設けられている。
５１はプログラマブルコントローラの正常でＯＮするリ
レー、５２．５３はリレー５１の接点で、その接点５３
は前記電源線３０１に設けられている。
５４はリレー５１と並列に接続されたサージキラーであ
る。１１０はＣＰＵＩＩの正常を伝える信号線で、前記
接点３１，４１、リレー５１が順次直列に接続しである
。
る。１１０はＣＰＵＩＩの正常を伝える信号線で、前記
接点３１，４１、リレー５１が順次直列に接続しである
。
第２図はプログラマブルコントローラの制御部１の構成
要素であるプロセス出力部１３の詳細を示した回路図で
ある。第２図において、１３ａはＣＰＵＩ １とのイン
ターフェース部、１３ｂは出力信号を保持するメモリ、
１３ｃは出力リレー、１８ｄは出力リレー１３ｃの接点
、１３ｅは出力リレー１３ｃと並列に接続されたサージ
キ２−１１３ｆは出力リレー１３ｃと直列に接続された
スイッチングトランジスタである。
要素であるプロセス出力部１３の詳細を示した回路図で
ある。第２図において、１３ａはＣＰＵＩ １とのイン
ターフェース部、１３ｂは出力信号を保持するメモリ、
１３ｃは出力リレー、１８ｄは出力リレー１３ｃの接点
、１３ｅは出力リレー１３ｃと並列に接続されたサージ
キ２−１１３ｆは出力リレー１３ｃと直列に接続された
スイッチングトランジスタである。
次に動作について説明する。５Ｖロジツク電源２の電圧
が電源線２０２を通してプログラマブルコントローフの
制御部１に供給され、信号線２０１を通してＣＰＵＩＩ
へ５Ｖロジツク電源２の正常の信号が印加されると、Ｃ
ＰＵ１１は自己チェックを実施し、信号線１１０を通し
てＣＰＵＩ １の正常の信号をプロセス出力部用電源３
に送る。この時、プロセス出力部用電源３が正常に動作
していれば、接点３１が１ＯＮ〃となシ、プロセス入力
部用電源４が正常に動作していれば、接点４１力ρＯＮ
Ｅとなる。
が電源線２０２を通してプログラマブルコントローフの
制御部１に供給され、信号線２０１を通してＣＰＵＩＩ
へ５Ｖロジツク電源２の正常の信号が印加されると、Ｃ
ＰＵ１１は自己チェックを実施し、信号線１１０を通し
てＣＰＵＩ １の正常の信号をプロセス出力部用電源３
に送る。この時、プロセス出力部用電源３が正常に動作
していれば、接点３１が１ＯＮ〃となシ、プロセス入力
部用電源４が正常に動作していれば、接点４１力ρＯＮ
Ｅとなる。
そこで、リレー５１は上記接点３１．４１を介して供給
された上記ＣＰＵ正常の信号によシ駆動され、その接点
５２．５３が％ ＯＮ ＃となる。次いで接点５３が”
ＯＮＮとなることによ）、プロセス出力部用電源３が電
源線３０１を通じてプロセス出力部１３に供給されて該
プロセス出力部が動作可能となる。
された上記ＣＰＵ正常の信号によシ駆動され、その接点
５２．５３が％ ＯＮ ＃となる。次いで接点５３が”
ＯＮＮとなることによ）、プロセス出力部用電源３が電
源線３０１を通じてプロセス出力部１３に供給されて該
プロセス出力部が動作可能となる。
すなわち、プロセス出力部１３はＣＰＵＩＩの指令をイ
ンタフェース回路１３ａで判別し、その判別結果を出力
メモ！Ｊ１３ｂに記憶し、出力駆動トランジスタ１３ｆ
によシ出力リレー１３ｃを駆動し、出力接点１３ｄを−
ＯＮ＃％ＯＦＦ ＃するが、前記プロセス出力部用電源
３が接点５３によ９％ ＯＦＦ ＃になっておれば、外
部出力がなされないこととなる。これによシ、電源装置
ＣＰＵが正常の場合にプロセス出力部用電源３がプロセ
ス出力部１３に印加され、最終出力リレー１３ｃの駆動
が可能となる。
ンタフェース回路１３ａで判別し、その判別結果を出力
メモ！Ｊ１３ｂに記憶し、出力駆動トランジスタ１３ｆ
によシ出力リレー１３ｃを駆動し、出力接点１３ｄを−
ＯＮ＃％ＯＦＦ ＃するが、前記プロセス出力部用電源
３が接点５３によ９％ ＯＦＦ ＃になっておれば、外
部出力がなされないこととなる。これによシ、電源装置
ＣＰＵが正常の場合にプロセス出力部用電源３がプロセ
ス出力部１３に印加され、最終出力リレー１３ｃの駆動
が可能となる。
従来のプログラマブルコントローラは以上のように構成
されているので、プロセス入力部用電源、プロセス出力
部用電源に異常がおっても、ＣＰＵはその状態を知るこ
とができず、電源装置の異常を分離して監視できない欠
点があった。
されているので、プロセス入力部用電源、プロセス出力
部用電源に異常がおっても、ＣＰＵはその状態を知るこ
とができず、電源装置の異常を分離して監視できない欠
点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、全ての電源装置が正常であること
を検出し、その信号をＣＰＵへ送出し、ＣＰＵは電源装
置が正常であることを確認した後、ＣＰＵの動作、プロ
セス入力部、プロセス出力部の動作チェックを実施し、
各々が正常であった時に電源をプロセス出力部に印加す
る構成としたことによＪ、ＣＰＵは全てを確認してから
実動作を開始することが可能となり、全ての電源装置の
正常を一括して監視することのできるプログラマブルコ
ン）ｏ−ラを提供するものである。
めになされたもので、全ての電源装置が正常であること
を検出し、その信号をＣＰＵへ送出し、ＣＰＵは電源装
置が正常であることを確認した後、ＣＰＵの動作、プロ
セス入力部、プロセス出力部の動作チェックを実施し、
各々が正常であった時に電源をプロセス出力部に印加す
る構成としたことによＪ、ＣＰＵは全てを確認してから
実動作を開始することが可能となり、全ての電源装置の
正常を一括して監視することのできるプログラマブルコ
ン）ｏ−ラを提供するものである。
以下、この発明の一実施例を前記第１図と同一部分に同
一符号を付した第３図について説明する。
一符号を付した第３図について説明する。
第３図において、５は故障監視回路で、システム正常で
％ＱＮＩとなるリレー５１、そのリレー５１の接点５２
，５３、リレー５１と並列に接続されたサージキラー５
４、電源装置２〜４の正常を検出する為のＡＮＤ回路５
５、信号線１１１による電源装置正常の信号と信号線１
１０によるシステム正常の信号とのＡＮＤを取るＡＮＤ
回路５６、システム正常を表示す表示器５７、電源装置
正常を表示する表示器１５８とで構成されている。
％ＱＮＩとなるリレー５１、そのリレー５１の接点５２
，５３、リレー５１と並列に接続されたサージキラー５
４、電源装置２〜４の正常を検出する為のＡＮＤ回路５
５、信号線１１１による電源装置正常の信号と信号線１
１０によるシステム正常の信号とのＡＮＤを取るＡＮＤ
回路５６、システム正常を表示す表示器５７、電源装置
正常を表示する表示器１５８とで構成されている。
次に動作について説明する。電源ＯＮ時、各電源装置２
〜４は立上シ、５Ｖロジツク電源２は電源線２０２を通
してプログラマブルコントローラの制御部１に供給され
、プロセス出力部用電源３は電源線３０１を通してプロ
セス出力部１３に供給され、プロセス入力部用電源４は
電源線４０１を通してプロセス入力部１２に供給される
。但し、この時、接点５３は開いている為、プロセス出
力部用電源３は断となっている。
〜４は立上シ、５Ｖロジツク電源２は電源線２０２を通
してプログラマブルコントローラの制御部１に供給され
、プロセス出力部用電源３は電源線３０１を通してプロ
セス出力部１３に供給され、プロセス入力部用電源４は
電源線４０１を通してプロセス入力部１２に供給される
。但し、この時、接点５３は開いている為、プロセス出
力部用電源３は断となっている。
一方、故障監視回路５は各電源装置２〜４の正常の信号
を、信号線２０１，３０２，４０２を通して取込み、Ａ
ＮＤ回路５５にて全ての電源装置２〜４の正常信号を作
成し、この電源正常信号を信号線１１１を介してＣＰＵ
Ｉ １へ送シ、表示器５８を点灯する。この間、プログ
ラマブルコントローラの制御部１はリセット状態にあシ
、上記電源正常信号がＣＰＵＩ １に到達したことによ
りプログラマブルコントローラの制御部１はイニシャル
処理を実行する。
を、信号線２０１，３０２，４０２を通して取込み、Ａ
ＮＤ回路５５にて全ての電源装置２〜４の正常信号を作
成し、この電源正常信号を信号線１１１を介してＣＰＵ
Ｉ １へ送シ、表示器５８を点灯する。この間、プログ
ラマブルコントローラの制御部１はリセット状態にあシ
、上記電源正常信号がＣＰＵＩ １に到達したことによ
りプログラマブルコントローラの制御部１はイニシャル
処理を実行する。
このイニシャル処理はＣＰＵＩＩの自己チェック（演算
チェック）を行ない、次に、ＣＰＵＩ １によシプロセ
ス入力部１２、プロセス出力部１３をアクセスして正常
であることを確認した後、故障監視回路５に信号線１１
０を介してシステム正常信号を送シ、前記電源装置正常
信号とのＡＮＤをＡＮＤ回路５６で取υ、リレー５１を
駆動すると共にシステム正常表示器５７を点灯する。
チェック）を行ない、次に、ＣＰＵＩ １によシプロセ
ス入力部１２、プロセス出力部１３をアクセスして正常
であることを確認した後、故障監視回路５に信号線１１
０を介してシステム正常信号を送シ、前記電源装置正常
信号とのＡＮＤをＡＮＤ回路５６で取υ、リレー５１を
駆動すると共にシステム正常表示器５７を点灯する。
そこで、始めてリレー５１の接点５３がＯＮとなシ、プ
ロセス出力部１３にプロセス出力部用電源３から電源が
供給され、プロセス出力が可能となる。すなわちプロセ
ス出力部１３の最終リレー１３ｃに電源が供給されて動
作可能となる。ここまで動作を確認した後、ＣＰＵＩＩ
は通常の動作状態に入いる。
ロセス出力部１３にプロセス出力部用電源３から電源が
供給され、プロセス出力が可能となる。すなわちプロセ
ス出力部１３の最終リレー１３ｃに電源が供給されて動
作可能となる。ここまで動作を確認した後、ＣＰＵＩＩ
は通常の動作状態に入いる。
また、プログラムの実行サイクル毎のような定周期で、
ＣＰＵＩ １の自己診断及びプロセス入力部１２、プロ
セス出力部１３のチェックを実施し、異常を検出したら
システム正常信号１１０を落とせば、プロセス出力部１
３の最終出力はＯＦＦされ、異常信号は出力されないこ
ととなる。
ＣＰＵＩ １の自己診断及びプロセス入力部１２、プロ
セス出力部１３のチェックを実施し、異常を検出したら
システム正常信号１１０を落とせば、プロセス出力部１
３の最終出力はＯＦＦされ、異常信号は出力されないこ
ととなる。
なお上記実施例ではプロセス入力部用電源４をＤＣ４８
Ｖ、プロセス出力部用電源３をＤＣ２４Ｖとしたが、電
圧の大きさはどのようなものでもよく、ＡＣでもよい。
Ｖ、プロセス出力部用電源３をＤＣ２４Ｖとしたが、電
圧の大きさはどのようなものでもよく、ＡＣでもよい。
又システム正常の最終出力をリレーとしたが、リレーの
代シに半導体（例えばフォトカブ２）を使用してもよい
。さらにプロセス出力部１３の詳細部として、第２図に
１回路分を代表して挙げたが、当然何回路でもよく、そ
のプロセス出力をリレーで構成したが、リレーの代りに
半導体（例えばフォトカプラ）を用いても同様の構成が
可能である。
代シに半導体（例えばフォトカブ２）を使用してもよい
。さらにプロセス出力部１３の詳細部として、第２図に
１回路分を代表して挙げたが、当然何回路でもよく、そ
のプロセス出力をリレーで構成したが、リレーの代りに
半導体（例えばフォトカプラ）を用いても同様の構成が
可能である。
以上のように、この発明によれば、全ての電源装置の異
常を検出し、ＣＰＵが電源装置が正常であることを確認
した後、ＣＰＵの動作、プロセス入力部、プロセス出力
部の動作チェックを実施し、各々が正常であった時にプ
ロセス出力部用電源をプロセス出力部に印加するように
構成したので、制御システムを安全に動作させることが
できる。
常を検出し、ＣＰＵが電源装置が正常であることを確認
した後、ＣＰＵの動作、プロセス入力部、プロセス出力
部の動作チェックを実施し、各々が正常であった時にプ
ロセス出力部用電源をプロセス出力部に印加するように
構成したので、制御システムを安全に動作させることが
できる。
また故障発生個所が明確になるという効果が得られる。
第１図は従来のプログラマブルコントローラの構成を示
したブロック図、第２図はプロセス出力部の詳細を示し
た回路図、第３図はこの発明の一実施例によるプログラ
マブルコントローラの構成を示すブロック図である。 １はプログラマブルコントローラ制御部、２は５ｖロジ
ツク電源、３はプロセス出力部用電源、４はプロセス入
力部用電源、５は故障監視回路、１１はＣＰＵ１１２は
プロセス入力部、１３はプロセス出力部。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 代理人 弁理士 １）澤 博 昭１フＩ（外２名） １
．− 、）
したブロック図、第２図はプロセス出力部の詳細を示し
た回路図、第３図はこの発明の一実施例によるプログラ
マブルコントローラの構成を示すブロック図である。 １はプログラマブルコントローラ制御部、２は５ｖロジ
ツク電源、３はプロセス出力部用電源、４はプロセス入
力部用電源、５は故障監視回路、１１はＣＰＵ１１２は
プロセス入力部、１３はプロセス出力部。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 代理人 弁理士 １）澤 博 昭１フＩ（外２名） １
．− 、）
Claims (1)
- ＣＰＵ部とプロセス入力部とプロセス出力部とを有する
プログラマブルコントローラの制御部ト、前記の制御部
とプロセス入力部とプロセス出力部の夫々に対応して設
けられた別個独立の複数の電源装置と、前記各電源装置
の正常信号に基づいて全ての電源装置の正常信号を前記
ＣＰＵ部に送シ、前記正常信号を受けてイニシャル処理
を実行した前記ＣＰＵ部からのシステム正常信号を入力
して、前記プロセス出力部に対し前記電源装置を接続し
て外部出力を可能とする故障監視回路と、を備えたプロ
グラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094480A JPS60238943A (ja) | 1984-05-14 | 1984-05-14 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094480A JPS60238943A (ja) | 1984-05-14 | 1984-05-14 | プログラマブルコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60238943A true JPS60238943A (ja) | 1985-11-27 |
| JPH0122650B2 JPH0122650B2 (ja) | 1989-04-27 |
Family
ID=14111440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094480A Granted JPS60238943A (ja) | 1984-05-14 | 1984-05-14 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60238943A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5092639A (ja) * | 1973-12-14 | 1975-07-24 | ||
| JPS5359330A (en) * | 1976-11-09 | 1978-05-29 | Fuji Electric Co Ltd | Mis-output preventing system |
| JPS5676849A (en) * | 1979-11-27 | 1981-06-24 | Nec Corp | Fault relieving system for unmanned operation electronic computer system |
-
1984
- 1984-05-14 JP JP59094480A patent/JPS60238943A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5092639A (ja) * | 1973-12-14 | 1975-07-24 | ||
| JPS5359330A (en) * | 1976-11-09 | 1978-05-29 | Fuji Electric Co Ltd | Mis-output preventing system |
| JPS5676849A (en) * | 1979-11-27 | 1981-06-24 | Nec Corp | Fault relieving system for unmanned operation electronic computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0122650B2 (ja) | 1989-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| EXPY | Cancellation because of completion of term | ||
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |