JPH01298446A - ダブルマイコンシステム暴走防止回路 - Google Patents
ダブルマイコンシステム暴走防止回路Info
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- JPH01298446A JPH01298446A JP63130768A JP13076888A JPH01298446A JP H01298446 A JPH01298446 A JP H01298446A JP 63130768 A JP63130768 A JP 63130768A JP 13076888 A JP13076888 A JP 13076888A JP H01298446 A JPH01298446 A JP H01298446A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロコンピュータシステムの暴走防止
回路に関し、特に同一の規格に従うクロック速度で動作
する２つのマイクロコンピュータを用いたシステム（以
下、ダブルマイコンシステムと称する）の暴走防止回路
に関する。
回路に関し、特に同一の規格に従うクロック速度で動作
する２つのマイクロコンピュータを用いたシステム（以
下、ダブルマイコンシステムと称する）の暴走防止回路
に関する。
従来、マイクロコンピュータ（以下、マイコンとも呼称
する）を用いた電子機器、特に自動車用アンチロックブ
レーキ制御システム、トラクション制御システム等、高
度の信頼性が要求される電子機器においては、一般に、
上記のように同一の規格に従うクロック速度で動作する
２つのマイクロコンピュータを用い、互いに他の動作を
監視しながら、相互間で一致した制御出力でのみ制御動
作を行うようにしたダブルマイコンシステムが使用され
る。
する）を用いた電子機器、特に自動車用アンチロックブ
レーキ制御システム、トラクション制御システム等、高
度の信頼性が要求される電子機器においては、一般に、
上記のように同一の規格に従うクロック速度で動作する
２つのマイクロコンピュータを用い、互いに他の動作を
監視しながら、相互間で一致した制御出力でのみ制御動
作を行うようにしたダブルマイコンシステムが使用され
る。
また、このようなダブルマイコンシステムを含め、マイ
コンシステムあるいはコンピュータシステムにおいては
、一般に、いわゆるウォッチドッグタイマを用いてソフ
トウェアやハードウェアの暴走や異常を検出することが
行われている。これは、マイコンやコンピュータの動作
が正常であれば、そのことを示すパルス（ウォッチドッ
グパルス）を所定周期で出力し、これによってタイマ（
ウォッチドッグタイマ）をその所定周期毎にリセットシ
、このウォッチドッグパルスが欠落するかあるいは周期
が所定値を超えると、ウォッチドッグタイマがタイムア
ツプすることによりマイコンやコンピュータにリセット
信号や警報を発するようにしたものである。
コンシステムあるいはコンピュータシステムにおいては
、一般に、いわゆるウォッチドッグタイマを用いてソフ
トウェアやハードウェアの暴走や異常を検出することが
行われている。これは、マイコンやコンピュータの動作
が正常であれば、そのことを示すパルス（ウォッチドッ
グパルス）を所定周期で出力し、これによってタイマ（
ウォッチドッグタイマ）をその所定周期毎にリセットシ
、このウォッチドッグパルスが欠落するかあるいは周期
が所定値を超えると、ウォッチドッグタイマがタイムア
ツプすることによりマイコンやコンピュータにリセット
信号や警報を発するようにしたものである。
現在のマイクロコンピュータでは、ソフトウェアのバグ
（これを完全に無くすことは困難である）や外部環境か
らの電気的雑音等により上記のような暴走や異常は発生
し得るが、このような暴走を検知し、システムの暴走を
防止するのはマイコンを用いたシステムの動作、運用に
とって必須の用件である。
（これを完全に無くすことは困難である）や外部環境か
らの電気的雑音等により上記のような暴走や異常は発生
し得るが、このような暴走を検知し、システムの暴走を
防止するのはマイコンを用いたシステムの動作、運用に
とって必須の用件である。
一方、従来のダブルマイコンシステムにおいては、上記
のようなウォッチドッグタイマは２つのマイコンに１つ
だけ共通に設けられ、一方でも暴走を検知したならば共
通のリセット信号により両方のマイコンを共にリセット
するようになっている。そのため、２つのうちどちらの
マイコンが暴走しているかを判別することができず、ま
た正常な側のマイコンもリセットされることにより、不
必要にシステムダウンが行われる結果、動作の効率が低
くなるという問題がある。
のようなウォッチドッグタイマは２つのマイコンに１つ
だけ共通に設けられ、一方でも暴走を検知したならば共
通のリセット信号により両方のマイコンを共にリセット
するようになっている。そのため、２つのうちどちらの
マイコンが暴走しているかを判別することができず、ま
た正常な側のマイコンもリセットされることにより、不
必要にシステムダウンが行われる結果、動作の効率が低
くなるという問題がある。
さらに、上記のようなウォッチドッグタイマを用いた暴
走防止回路またはシステムでは、システムの実稼働に先
立ちウォッチドッグタイマが正常に機能するか否かをチ
エツクすることが望ましいが、このようなチエツクをオ
ンボード上のマイコンにより行おうとすると、マイコン
自身がリセットされてしまうため、自己診断ができない
という問題があった。
走防止回路またはシステムでは、システムの実稼働に先
立ちウォッチドッグタイマが正常に機能するか否かをチ
エツクすることが望ましいが、このようなチエツクをオ
ンボード上のマイコンにより行おうとすると、マイコン
自身がリセットされてしまうため、自己診断ができない
という問題があった。
この発明は、上記の事情に鑑みなされたもので、その目
的は、２つのマイコンの相互監視により、ダブルマイコ
ンシステムのウォッチドッグタイマ自体の機能を自己診
断することができ、しかも暴走を起こしたマイコンを識
別することが可能なダブルマイコンシステムの暴走防止
回路を提供することにある。
的は、２つのマイコンの相互監視により、ダブルマイコ
ンシステムのウォッチドッグタイマ自体の機能を自己診
断することができ、しかも暴走を起こしたマイコンを識
別することが可能なダブルマイコンシステムの暴走防止
回路を提供することにある。
上記目的達成のため、この発明は、それぞれ同一のプロ
グラムを格納してほぼ同じクロック速度の別個のクロッ
クソースに従い作動する、互いに他のマイクロコンピュ
ータの制御情報をモニタし、その情報に基づき互いの動
作状況を相互監視しながら共通の制御対象を制律する第
１及び第２のマイクロコンピュータを具備したダブルマ
イコンシステム暴走防止回路において、上記第１及び第
２マイクロコンピュータからのウォッチドッグパルスを
監視して各マイクロコンピュータの暴走を検知し、その
暴走検知の時点で第１及び第２マイクロコンピュータへ
それぞれリセット信号を出力する第１及び第２のウォッ
チドッグタイマ回路と、上記第２マイクロコンピュータ
からのウォッチドッグテスト信号に応動して上記第１マ
イクロコンピュータから第１ウォッチドッグタイマ回路
へのウォッチドッグパルスの供給を遮断する第１ウォッ
チドッグパルス遮断回路と、上記第１マイクロコンピュ
ータからのウォッチドッグテスト信号に応動して上記第
２マイクロコンピュータから第１ウォッチドッグタイマ
回路へのウォッチドッグパルスの供給を遮断する第１ウ
ォッチドッグパルス遮断回路と、上記第１マイクロコン
ピュータからのウォッチドッグテスト信号に応動して上
記第２マイクロコンピュータから第２ウォッチドッグタ
イマ回路へのウォッチドッグパルスの供給を遮断する第
２ウォッチドッグパルス遮断回路と、を具備し、上記各
ウォッチドッグテスト信号入力に対する第１及び第２ウ
ォッチドッグタイマ回路の各リセット信号出力をそれぞ
れ第２及び第１マイクロコンピュータ側でモニタするこ
とにより、互いに他のマイクロコンピュータのウォッチ
ドッグタイマ回路の機能が正常か否かを判定するように
したものである。
グラムを格納してほぼ同じクロック速度の別個のクロッ
クソースに従い作動する、互いに他のマイクロコンピュ
ータの制御情報をモニタし、その情報に基づき互いの動
作状況を相互監視しながら共通の制御対象を制律する第
１及び第２のマイクロコンピュータを具備したダブルマ
イコンシステム暴走防止回路において、上記第１及び第
２マイクロコンピュータからのウォッチドッグパルスを
監視して各マイクロコンピュータの暴走を検知し、その
暴走検知の時点で第１及び第２マイクロコンピュータへ
それぞれリセット信号を出力する第１及び第２のウォッ
チドッグタイマ回路と、上記第２マイクロコンピュータ
からのウォッチドッグテスト信号に応動して上記第１マ
イクロコンピュータから第１ウォッチドッグタイマ回路
へのウォッチドッグパルスの供給を遮断する第１ウォッ
チドッグパルス遮断回路と、上記第１マイクロコンピュ
ータからのウォッチドッグテスト信号に応動して上記第
２マイクロコンピュータから第１ウォッチドッグタイマ
回路へのウォッチドッグパルスの供給を遮断する第１ウ
ォッチドッグパルス遮断回路と、上記第１マイクロコン
ピュータからのウォッチドッグテスト信号に応動して上
記第２マイクロコンピュータから第２ウォッチドッグタ
イマ回路へのウォッチドッグパルスの供給を遮断する第
２ウォッチドッグパルス遮断回路と、を具備し、上記各
ウォッチドッグテスト信号入力に対する第１及び第２ウ
ォッチドッグタイマ回路の各リセット信号出力をそれぞ
れ第２及び第１マイクロコンピュータ側でモニタするこ
とにより、互いに他のマイクロコンピュータのウォッチ
ドッグタイマ回路の機能が正常か否かを判定するように
したものである。
なお、上記各マイクロコンピュータのウォッチドッグタ
イマ回路の機能が正常であるか否かの相互判定は、上記
第１及び第２ウォッチドッグタイマ回路から上記第１及
び第２マイクロコンピュータへのリセット信号出力をそ
れぞれ第２及び第１マイクロコンピュータへデータ入力
し、その各入力データを評価することにより行うことが
望ましい。
イマ回路の機能が正常であるか否かの相互判定は、上記
第１及び第２ウォッチドッグタイマ回路から上記第１及
び第２マイクロコンピュータへのリセット信号出力をそ
れぞれ第２及び第１マイクロコンピュータへデータ入力
し、その各入力データを評価することにより行うことが
望ましい。
上記の構成を有するこの発明のダブルマイコンシステム
の暴走防止回路は、例えばシステム始動時等に、第２マ
イクロコンピュータから第１ウォッチドッグパルス遮断
回路へウォッチドッグテスト信号を所定時間（第１、第
２ウォッチドッグタイマ回路の設定タイムアツプ時間（
フルタイムカウント）より長い）以上供給し、これによ
って第１マイクロコンピュータへ第１ウォッチドッグタ
イマ回路よりリセット信号が供給されるかどうかを第２
マイクロコンピュータ側で監視することにより第１ウォ
ッチドッグタイマ回路の機能を診断すると共に、第１マ
イクロコンピュータから第２ウォッチドッグパルス遮断
回路へウォッチドッグテスト信号を上記所定時間以上供
給し、これによって第２マイクロコンピュータへ第２ウ
ォッチドッグタイマ回路よりリセット信号が供給される
かどうかを第１マイクロコンピュータ側で監視すること
により第２ウォッチドッグタイマ回路の機能を診断する
。
の暴走防止回路は、例えばシステム始動時等に、第２マ
イクロコンピュータから第１ウォッチドッグパルス遮断
回路へウォッチドッグテスト信号を所定時間（第１、第
２ウォッチドッグタイマ回路の設定タイムアツプ時間（
フルタイムカウント）より長い）以上供給し、これによ
って第１マイクロコンピュータへ第１ウォッチドッグタ
イマ回路よりリセット信号が供給されるかどうかを第２
マイクロコンピュータ側で監視することにより第１ウォ
ッチドッグタイマ回路の機能を診断すると共に、第１マ
イクロコンピュータから第２ウォッチドッグパルス遮断
回路へウォッチドッグテスト信号を上記所定時間以上供
給し、これによって第２マイクロコンピュータへ第２ウ
ォッチドッグタイマ回路よりリセット信号が供給される
かどうかを第１マイクロコンピュータ側で監視すること
により第２ウォッチドッグタイマ回路の機能を診断する
。
また、暴走発生の有無の相互監視は、例えば第１マイク
ロコンピュータが暴走した場合、第１ウォッチドッグタ
イマ回路からのリセット信号が第２マイクロコンピュー
タ側へも供給されることにより、第２マイクロコンピュ
ータで検知することができ、逆に第２マイクロコンピュ
ータが暴走した場合も、同様にして第１マイクロコンピ
ュータ側でこれを検知することができる。
ロコンピュータが暴走した場合、第１ウォッチドッグタ
イマ回路からのリセット信号が第２マイクロコンピュー
タ側へも供給されることにより、第２マイクロコンピュ
ータで検知することができ、逆に第２マイクロコンピュ
ータが暴走した場合も、同様にして第１マイクロコンピ
ュータ側でこれを検知することができる。
従って、暴走が発生したマイコンを識別することができ
るので、一方のマイコンだけが暴走している時、両マイ
コンを共に停止させる必要がないのであれば、他方のマ
イコンでシステムの制御動作を持続することが可能とな
る。
るので、一方のマイコンだけが暴走している時、両マイ
コンを共に停止させる必要がないのであれば、他方のマ
イコンでシステムの制御動作を持続することが可能とな
る。
以下、この発明のダブルマイコンシステムの実施例につ
いて図面を参照しつつ説明する。
いて図面を参照しつつ説明する。
第１図は、この発明のダブルマイコンシステムの暴走防
止回路の一実施例の構成を示し、この実施例の暴走防止
回路は、第１マイクロコンピュータ（ＣＰＵ）１、第２
マイクロコンピュータ（ＣＰＵ）２、第１ウォッチドッ
グパルス遮断回路３、第１ウォッチドッグタイマ回路４
、第２ウォッチドッグパルス遮断回路５、及−び第２ウ
ォッチドッグタイマ回路６で構成され、第１ウォッチド
ッグタイマ回路４へは第１ｃＰＵＩより第１ウォッチド
ッグパルス遮断回路３を介してウォッチドッグパルスＷ
、が供給され、また第１ウォッチドッグパルス遮断回路
３は第２ＣＰＵ２のウォ・ツチドッグテスト信号ＷＴ２
の出力端子に接続されている。
止回路の一実施例の構成を示し、この実施例の暴走防止
回路は、第１マイクロコンピュータ（ＣＰＵ）１、第２
マイクロコンピュータ（ＣＰＵ）２、第１ウォッチドッ
グパルス遮断回路３、第１ウォッチドッグタイマ回路４
、第２ウォッチドッグパルス遮断回路５、及−び第２ウ
ォッチドッグタイマ回路６で構成され、第１ウォッチド
ッグタイマ回路４へは第１ｃＰＵＩより第１ウォッチド
ッグパルス遮断回路３を介してウォッチドッグパルスＷ
、が供給され、また第１ウォッチドッグパルス遮断回路
３は第２ＣＰＵ２のウォ・ツチドッグテスト信号ＷＴ２
の出力端子に接続されている。
第１ウォッチドッグタイマ回路４のリセット信号出力は
第１ｃＰＵｌのリセット端子Ｒ３Ｔ、及び第２ＣＰＵ２
のデータ入力ボートＤＰ２に接続されている。
第１ｃＰＵｌのリセット端子Ｒ３Ｔ、及び第２ＣＰＵ２
のデータ入力ボートＤＰ２に接続されている。
同様に、第２ウォッチドッグタイマ回路６へは第２ｃＰ
Ｕ２より第２ウォッチドッグパルス遮断回路５を介して
ウォッチドッグパルスＷ２が供給され、また第２ウォッ
チドッグパルス遮断回路５は第１ＣＰＵｌのウォッチド
ッグテスト信号ＷＴ８の出力端子に接続されている。第
２ウォッチドッグタイマ回路６のリセット信号出力は第
２ＣＰＵ２のリセット端子Ｒ３Ｔ、、及び第１ｃＰＵｌ
のデータ入力ボートＤＰ、に接続されている。
Ｕ２より第２ウォッチドッグパルス遮断回路５を介して
ウォッチドッグパルスＷ２が供給され、また第２ウォッ
チドッグパルス遮断回路５は第１ＣＰＵｌのウォッチド
ッグテスト信号ＷＴ８の出力端子に接続されている。第
２ウォッチドッグタイマ回路６のリセット信号出力は第
２ＣＰＵ２のリセット端子Ｒ３Ｔ、、及び第１ｃＰＵｌ
のデータ入力ボートＤＰ、に接続されている。
この実施例において、第１及び第２ウォッチドッグパル
ス遮断回路３，５は全く同様に例えば第２図のような回
路構成を用いることができる。この回路において、第１
または第２ＣＰＵｌ、２からのウォッチドッグパルスＷ
４．Ｖ！２は、コンデンサＣを有する微分回路により微
分されて第３図に■で示すような波形となり、ダイオー
ドクリッパによりクリップされて、ウォッチドッグパル
スＷ１、Ｗ２の立ち上がりに同期したＡ、、Ａ２で示す
ような波形となり、第１ウオツチドツグタイマ回路４．
第２ウォッチドッグタイマ回路６にそれぞれ入力される
。しかしながら、例えばて。で示す時点においてウォッ
チドッグテスト信号ＷＴ、。
ス遮断回路３，５は全く同様に例えば第２図のような回
路構成を用いることができる。この回路において、第１
または第２ＣＰＵｌ、２からのウォッチドッグパルスＷ
４．Ｖ！２は、コンデンサＣを有する微分回路により微
分されて第３図に■で示すような波形となり、ダイオー
ドクリッパによりクリップされて、ウォッチドッグパル
スＷ１、Ｗ２の立ち上がりに同期したＡ、、Ａ２で示す
ような波形となり、第１ウオツチドツグタイマ回路４．
第２ウォッチドッグタイマ回路６にそれぞれ入力される
。しかしながら、例えばて。で示す時点においてウォッ
チドッグテスト信号ＷＴ、。
ＷＴ２が第１ＣＰＵＩ、第２ＣＰＵ２より入力されると
、この信号が持続する間トランジスタＴｒ１が導通する
ため、ウォッチドッグパルスＷ、。
、この信号が持続する間トランジスタＴｒ１が導通する
ため、ウォッチドッグパルスＷ、。
Ｗ２に同期したパルスＡ＋ −Ａ２ （ウォッチドッ
グパルス同期信号）の第１．第２ウオツチドツグタイマ
回路４，６への供給は遮断される。
グパルス同期信号）の第１．第２ウオツチドツグタイマ
回路４，６への供給は遮断される。
第４図は、上記ウォッチドッグタイマ回路４゜６の一例
の具体的回路構成を示す。
の具体的回路構成を示す。
図示の回路は、Ｒ−Ｓラッチ回路４１，４２、■ｒ＊ｆ
ｌ＋ Ｖｒｅｆ２を基準電圧とするコンパレータ４３．
４４、コンデンサＣ４を有する積分タイマ、及びコンデ
ンサＣ４を放電させることにより積分タイマをリセット
するトランジスタＴｒ４１を有するリセットスイッチ回
路等で構成されており、入力側のラッチ回路４１のＳ、
入力には、コンパレータ４３の出力（出力側ラッチ回路
４２の８２人力）よりなる入力Ｂ及び前述のウォッチド
ッグパルス遮断回路３，５からのＡ１．Ａ２を入力とす
るオア（ＯＲ）回路４５が接続されている。
ｌ＋ Ｖｒｅｆ２を基準電圧とするコンパレータ４３．
４４、コンデンサＣ４を有する積分タイマ、及びコンデ
ンサＣ４を放電させることにより積分タイマをリセット
するトランジスタＴｒ４１を有するリセットスイッチ回
路等で構成されており、入力側のラッチ回路４１のＳ、
入力には、コンパレータ４３の出力（出力側ラッチ回路
４２の８２人力）よりなる入力Ｂ及び前述のウォッチド
ッグパルス遮断回路３，５からのＡ１．Ａ２を入力とす
るオア（ＯＲ）回路４５が接続されている。
このウォッチドッグタイマ回路の動作を第５図を参照し
つつ説明する。時点τ１におけるスイッチオンによって
直流電源Ｖ ｃ ｃが立ち上がると、この瞬間はコンデ
ンサＣ４の充電電圧がＶ ｒ ＊ Ｉ ２より低く、コ
ンパレータ４４の出力がハイ、即ちラッチ回路４１．４
２のＲ，、Ｒ２人力がいずれもノ翫。
つつ説明する。時点τ１におけるスイッチオンによって
直流電源Ｖ ｃ ｃが立ち上がると、この瞬間はコンデ
ンサＣ４の充電電圧がＶ ｒ ＊ Ｉ ２より低く、コ
ンパレータ４４の出力がハイ、即ちラッチ回路４１．４
２のＲ，、Ｒ２人力がいずれもノ翫。
イとなり、ラッチ回路４１のＱＩ比出力ローのため、ト
ランジスタＴｒ４１がオフで、コンデンサＣ４（積分タ
イマ）の充電が開始される。この時、ラッチ回路４２の
Ｑ２出力はローで、トランジスタＴｒ４２がオフのため
、リセット出力Ｒ（Ｒ３Ｔ、、Ｒ３Ｔ２ ）はハイとな
る。
ランジスタＴｒ４１がオフで、コンデンサＣ４（積分タ
イマ）の充電が開始される。この時、ラッチ回路４２の
Ｑ２出力はローで、トランジスタＴｒ４２がオフのため
、リセット出力Ｒ（Ｒ３Ｔ、、Ｒ３Ｔ２ ）はハイとな
る。
コンデンサＣ４の充電が進み、時点τ２において、充電
電圧がＶ ｒ ＊ ｌ ２に達すると、コンパレータ４
４の出力がローとなり、ラッチ回路４１．４２のＲ，、
Ｒ，、入力がいずれもローとなる。さらにコンデンサＣ
４が充電されて、時点で３でその電圧がＶ ｒ ＠Ｉ
Ｉに達すると、コンパレータ４３の出力がハイとなり、
ラッチ回路の３２人力及びオア回路４５のＢ入力がハイ
となり、ラッチ回路４２のＱ２出力がハイにラッチされ
てトランジスタＴｒ４２が導通し、リセット出力Ｒ（Ｒ
３Ｔ、、Ｒ３Ｔ２）がローになると共に、ラッチ回路４
１のＱ、出力がハイとなってトランジスタＴｒ４１が導
通し、コンデンサＣ４はほぼ瞬時に放電される。
電圧がＶ ｒ ＊ ｌ ２に達すると、コンパレータ４
４の出力がローとなり、ラッチ回路４１．４２のＲ，、
Ｒ，、入力がいずれもローとなる。さらにコンデンサＣ
４が充電されて、時点で３でその電圧がＶ ｒ ＠Ｉ
Ｉに達すると、コンパレータ４３の出力がハイとなり、
ラッチ回路の３２人力及びオア回路４５のＢ入力がハイ
となり、ラッチ回路４２のＱ２出力がハイにラッチされ
てトランジスタＴｒ４２が導通し、リセット出力Ｒ（Ｒ
３Ｔ、、Ｒ３Ｔ２）がローになると共に、ラッチ回路４
１のＱ、出力がハイとなってトランジスタＴｒ４１が導
通し、コンデンサＣ４はほぼ瞬時に放電される。
従って、充電電圧は直ぐにＶｒｅｒ＋より低くなるため
、コンパレータ４３の出力も直ぐにローとなり、ラッチ
回路４２の８２人力及びオア回路４５のＢ入力も短時間
でローに戻る。
、コンパレータ４３の出力も直ぐにローとなり、ラッチ
回路４２の８２人力及びオア回路４５のＢ入力も短時間
でローに戻る。
コンデンサＣ４がｖｒ、１２まで放電されると、上記同
様にコンパレータ４４の出力がハイとなり、ラッチ回路
４１．４２のＲ，、Ｒ２人力がノ１イとなり、トランジ
スタＴｒ４１．Ｔｒ４２がオフとなってコンデンサＣ４
の充電が開始されると同時に、リセット出力π（Ｒ３Ｔ
、、Ｒ３Ｔ２）がハイとなる（τ４ ）。
様にコンパレータ４４の出力がハイとなり、ラッチ回路
４１．４２のＲ，、Ｒ２人力がノ１イとなり、トランジ
スタＴｒ４１．Ｔｒ４２がオフとなってコンデンサＣ４
の充電が開始されると同時に、リセット出力π（Ｒ３Ｔ
、、Ｒ３Ｔ２）がハイとなる（τ４ ）。
上記のように、オア回路４５のＢ入力及びう・ソチ回路
４２の８２人力は、コンデンサＣ４を放電させ（即ち積
分タイマをリセットする）、リセット信号ＴＺ （Ｒ３
Ｔ＋ 、Ｒ３Ｔ２ ）をオン（ロー）にする作用をなす
が、コンデンサＣ４の放電は前述のウォッチドッグパル
ス遮断回路３，５よりオア回路４５に供給されるウオ、
ソチド、、グｉ＜）レス同期信号Ａ１．Ａ２によっても
起動される。即ち、例えば第５図の時点τ５においてウ
ォッチドッグパルス同期信号Ａｓ 、Ａ２が入力される
と、う・ソチ回路４１のＱ１出力がノ＼イとなり、トラ
ンジスタＴｒ４１を介してコンデンサＣ４は瞬時にＶ
ｒｅ１□まで放電され、その瞬間から上記同様に再度充
電を開始する。そして、この充電電圧がＶ ｒ ＊ ｆ
ｌに達するより前のτ６で次のウォッチドッグパルス
同期信号ＡＩ、Ａ２が入力されると、ラッチ回路４２の
８２人力がハイとなることなく、即ちウオ・ソチドッグ
タイマ回路がリセット信号π（Ｒ３Ｔ、。
４２の８２人力は、コンデンサＣ４を放電させ（即ち積
分タイマをリセットする）、リセット信号ＴＺ （Ｒ３
Ｔ＋ 、Ｒ３Ｔ２ ）をオン（ロー）にする作用をなす
が、コンデンサＣ４の放電は前述のウォッチドッグパル
ス遮断回路３，５よりオア回路４５に供給されるウオ、
ソチド、、グｉ＜）レス同期信号Ａ１．Ａ２によっても
起動される。即ち、例えば第５図の時点τ５においてウ
ォッチドッグパルス同期信号Ａｓ 、Ａ２が入力される
と、う・ソチ回路４１のＱ１出力がノ＼イとなり、トラ
ンジスタＴｒ４１を介してコンデンサＣ４は瞬時にＶ
ｒｅ１□まで放電され、その瞬間から上記同様に再度充
電を開始する。そして、この充電電圧がＶ ｒ ＊ ｆ
ｌに達するより前のτ６で次のウォッチドッグパルス
同期信号ＡＩ、Ａ２が入力されると、ラッチ回路４２の
８２人力がハイとなることなく、即ちウオ・ソチドッグ
タイマ回路がリセット信号π（Ｒ３Ｔ、。
Ｒ３Ｔ２）を出力することなく、コンデンサＣ４よりな
る積分タイマはリセットされる。
る積分タイマはリセットされる。
以後ウォッチドッグパルス同期信号Ａ、、Ａ２がコンデ
ンサＣ４の充電電圧がＶ−１，に達し得ないような周期
ｔ、で人力され続ければ、このウォッチドッグタイマ回
路は、Ａ、、Ａ２によりリセットされつつ上記の動作を
繰返し、第１ＣＰＵＩ。
ンサＣ４の充電電圧がＶ−１，に達し得ないような周期
ｔ、で人力され続ければ、このウォッチドッグタイマ回
路は、Ａ、、Ａ２によりリセットされつつ上記の動作を
繰返し、第１ＣＰＵＩ。
第２ＣＰＵ２ヘリセツト信号Ｒ５Ｔ、、Ｒ３Ｔ２を出力
することはない。しかし、τ７でウォッチドッグパルス
同期信号Ａ１− Ａ２が入力された後、コンデンサＣ４
がＶ、＠、□まで放電され、ざらに■２．，２まで充電
される時間ｔ、が経過しても（τ８）、その次のＡ、、
Ａ２が入力されないとコンパレータ４３の出力がハイと
なり、ラッチ回路４２の８２人力がハイとなって、第１
ＣＰＵＩ、第２ｃｐＵ２ヘリセツト信号Ｒ３Ｔ、、Ｒ３
Ｔ２が出力される。以後、ウォッチドッグタイマ回路は
、τ９でＡ、、Ａ２が回復するまで、周期ｔ、でリセッ
ト信号Ｒ８Ｔｌ、Ｒ８Ｔ２を出力し続ける。
することはない。しかし、τ７でウォッチドッグパルス
同期信号Ａ１− Ａ２が入力された後、コンデンサＣ４
がＶ、＠、□まで放電され、ざらに■２．，２まで充電
される時間ｔ、が経過しても（τ８）、その次のＡ、、
Ａ２が入力されないとコンパレータ４３の出力がハイと
なり、ラッチ回路４２の８２人力がハイとなって、第１
ＣＰＵＩ、第２ｃｐＵ２ヘリセツト信号Ｒ３Ｔ、、Ｒ３
Ｔ２が出力される。以後、ウォッチドッグタイマ回路は
、τ９でＡ、、Ａ２が回復するまで、周期ｔ、でリセッ
ト信号Ｒ８Ｔｌ、Ｒ８Ｔ２を出力し続ける。
このウォッチドッグタイマ回路は、以上のようにして第
１ＣＰＵＩ、’第２ＣＰＵ２のウォッチドッグパルスを
通じて各マイコンの動作を監視する。
１ＣＰＵＩ、’第２ＣＰＵ２のウォッチドッグパルスを
通じて各マイコンの動作を監視する。
なお、上記の周期ｔ、、ｔｂの定数設定は、例えばプロ
グラムの作り方や、部品のばらつき、システムの要求等
を考慮して行う。
グラムの作り方や、部品のばらつき、システムの要求等
を考慮して行う。
この実施例のダブルマイコンシステムの二定防止回路は
、通常の動作時には、上記の如（、第１ＣＰＵＩ、第２
ＣＰＵ２からのウォッチドッグパルスをそれぞれ第１．
第２ウオツチドツグタイマ回路４，６で監視し、異常が
あれば、ウォッチドッグパルスが異常なマイコンにリセ
ット信号を供給して、リセット／再起動動作を繰返すと
共に、互いに他のリセット信号をデータ入力することに
より、機能の相互監視を行うことができる。
、通常の動作時には、上記の如（、第１ＣＰＵＩ、第２
ＣＰＵ２からのウォッチドッグパルスをそれぞれ第１．
第２ウオツチドツグタイマ回路４，６で監視し、異常が
あれば、ウォッチドッグパルスが異常なマイコンにリセ
ット信号を供給して、リセット／再起動動作を繰返すと
共に、互いに他のリセット信号をデータ入力することに
より、機能の相互監視を行うことができる。
また、第１．第２ウォッチドッグタイマ回路４゜６が正
常に機能するか否かをチエツクするには、例えばパワー
オン時等、随時、第６図に示すとと（、各ウォッチドッ
グタイマ回路４，６の設定タイムアツプ時間（第５図の
１．）より持続時間の長いウォッチドッグテスト信号Ｗ
Ｔ、、ＷＴ２を第１０ＰＵＩ、第２ＣＰＵ２よりそれぞ
れ第２゜第１ウォッチドッグパルス遮断回路５，３へ供
給してウォッチドッグパルス同期信号Ａ２．Ａ、の第２
．第１ウオツチドツグタイマ回路６，４への入力を遮断
し、この間に各ウォッチドッグタイマ回路のタイムアツ
プによりリセット信号π（Ｒ３Ｔｌ 、Ｒ３Ｔ２ ）が
第１ＣＰｔＪ１．第２ＣＰｔＪ２に出力されるかどうか
をそれぞれ第２ＣＰＵ２゜第１ｃＰＵＩで監視する。こ
の場合、ＷＴ、、ＷＴ２が入力されてから各ウォッチド
ッグタイマ回路がタイムアツプするまでの時間ｔｗＡ及
びその時点からコンデンサＣ４がＶｒｅ＋ｚまで放電し
てリセット信号Ｒが解除され、各マイコンが再起動され
るまでの時間ｔＲ等を互いに他のマイコン側で計測し診
断に供する。この計測は、リセット信号Ｒを互いに他の
マイコンに直接入力して内部ソフトタイマーで行っても
良いが、マイコンのハードタイマーを入力でラッチし、
人力割込みとしてソフトで読むか、あるいは外部に実時
間タイマーを設けることにより行うこともできる。
常に機能するか否かをチエツクするには、例えばパワー
オン時等、随時、第６図に示すとと（、各ウォッチドッ
グタイマ回路４，６の設定タイムアツプ時間（第５図の
１．）より持続時間の長いウォッチドッグテスト信号Ｗ
Ｔ、、ＷＴ２を第１０ＰＵＩ、第２ＣＰＵ２よりそれぞ
れ第２゜第１ウォッチドッグパルス遮断回路５，３へ供
給してウォッチドッグパルス同期信号Ａ２．Ａ、の第２
．第１ウオツチドツグタイマ回路６，４への入力を遮断
し、この間に各ウォッチドッグタイマ回路のタイムアツ
プによりリセット信号π（Ｒ３Ｔｌ 、Ｒ３Ｔ２ ）が
第１ＣＰｔＪ１．第２ＣＰｔＪ２に出力されるかどうか
をそれぞれ第２ＣＰＵ２゜第１ｃＰＵＩで監視する。こ
の場合、ＷＴ、、ＷＴ２が入力されてから各ウォッチド
ッグタイマ回路がタイムアツプするまでの時間ｔｗＡ及
びその時点からコンデンサＣ４がＶｒｅ＋ｚまで放電し
てリセット信号Ｒが解除され、各マイコンが再起動され
るまでの時間ｔＲ等を互いに他のマイコン側で計測し診
断に供する。この計測は、リセット信号Ｒを互いに他の
マイコンに直接入力して内部ソフトタイマーで行っても
良いが、マイコンのハードタイマーを入力でラッチし、
人力割込みとしてソフトで読むか、あるいは外部に実時
間タイマーを設けることにより行うこともできる。
以上詳細に説明したように、この発明によるダブルマイ
コンシステムの暴走防止回路は、各マイコンにそれぞれ
個別にウォッチドッグタイマ回路を設けると共に、互い
に他のマイコンからのウォッチドッグテスト信号により
動作するウォッチドッグパルス遮断回路をそれぞれ設け
、さらにウォッチドッグタイマ回路のリセット信号出力
を互いに他のマイコン側でモニタするようにしたため、
ウォッチドッグタイマ回路の自己診断が可能であり、互
いに他のマイコンがリセットされたことを検知して、原
因の検討、推測、制御の中断等を行うことができるため
、ダブルマイコンシステムの信頼性及び動作性能を少な
からず向上し得るものである。
コンシステムの暴走防止回路は、各マイコンにそれぞれ
個別にウォッチドッグタイマ回路を設けると共に、互い
に他のマイコンからのウォッチドッグテスト信号により
動作するウォッチドッグパルス遮断回路をそれぞれ設け
、さらにウォッチドッグタイマ回路のリセット信号出力
を互いに他のマイコン側でモニタするようにしたため、
ウォッチドッグタイマ回路の自己診断が可能であり、互
いに他のマイコンがリセットされたことを検知して、原
因の検討、推測、制御の中断等を行うことができるため
、ダブルマイコンシステムの信頼性及び動作性能を少な
からず向上し得るものである。
第１図はこの発明によるダブルマイコンシステムの暴走
防止回路の一実施例の構成を示すブロック図、第２図は
そのウォッチドッグパルス遮断回路の具体的回路構成の
一例の回路図、第３図はその動作を説明するためのタイ
ミング図、第４図は上記実施例におけるウォッチドッグ
タイマ回路の具体的構成の一例を示す回路図、第５図は
その動作を説明するためのタイミング図、第６図は上記
実施例におけるウォッチドッグタイマ回路の自己診断動
作を説明するためのタイミング図である。 １・・・・第１マイクロコンピュータ（ＣＰＵ）、２・
・・・第２マイクロコンピュータ（ＣＰＵ）、３・・・
・第１ウォッチドッグパルス遮断回路、４・・・・第１
ウォッチドッグタイマ回路、５・・・・第２ウォッチド
ッグパルス遮断回路、６・・・・第２ウォッチドッグタ
イマ回路、Ｒ３Ｔ、、Ｒ８Ｔ２・・リセット信号（端子
）、Ｗ、、Ｗ２・・ウォッチドッグパルス、ＷＴ、、Ｗ
Ｔ、・・ウォッチドッグテスト信号、ＤＰ、、ＤＰ２・
・データボート。 特許出願人 住友電気工業株式会社同代理
人 鎌田文二
防止回路の一実施例の構成を示すブロック図、第２図は
そのウォッチドッグパルス遮断回路の具体的回路構成の
一例の回路図、第３図はその動作を説明するためのタイ
ミング図、第４図は上記実施例におけるウォッチドッグ
タイマ回路の具体的構成の一例を示す回路図、第５図は
その動作を説明するためのタイミング図、第６図は上記
実施例におけるウォッチドッグタイマ回路の自己診断動
作を説明するためのタイミング図である。 １・・・・第１マイクロコンピュータ（ＣＰＵ）、２・
・・・第２マイクロコンピュータ（ＣＰＵ）、３・・・
・第１ウォッチドッグパルス遮断回路、４・・・・第１
ウォッチドッグタイマ回路、５・・・・第２ウォッチド
ッグパルス遮断回路、６・・・・第２ウォッチドッグタ
イマ回路、Ｒ３Ｔ、、Ｒ８Ｔ２・・リセット信号（端子
）、Ｗ、、Ｗ２・・ウォッチドッグパルス、ＷＴ、、Ｗ
Ｔ、・・ウォッチドッグテスト信号、ＤＰ、、ＤＰ２・
・データボート。 特許出願人 住友電気工業株式会社同代理
人 鎌田文二
Claims (2)
- （１） それぞれ同一のプログラムを格納してほぼ同じ
クロック速度の別個のクロックソースに従い作動する、
互いに他のマイクロコンピュータの制御情報をモニタし
、その情報に基づき互いの動作状況を相互監視しながら
共通の制御対象を制御する第１及び第２のマイクロコン
ピュータを具備したダブルマイコンシステム暴走防止回
路において：上記第１及び第２マイクロコンピュータか
らのウォッチドッグパルスを監視して各マイクロコンピ
ュータの暴走を検知し、その暴走検知の時点で第１及び
第２マイクロコンピュータへそれぞれリセット信号を出
力する第１及び第２のウォッチドッグタイマ回路と： 上記第２マイクロコンピュータからのウォッチドッグテ
スト信号に応動して上記第１マイクロコンピュータから
第１ウォッチドッグタイマ回路へのウォッチドッグパル
スの供給を遮断する第１ウォッチドッグパルス遮断回路
と： 上記第１マイクロコンピュータからのウォッチドッグテ
スト信号に応動して上記第２マイクロコンピュータから
第２ウォッチドッグタイマ回路へのウォッチドッグパル
スの供給を遮断する第２ウォッチドッグパルス遮断回路
と： を具備し、上記各ウォッチドッグテスト信号入力に対す
る第１及び第２ウォッチドッグタイマ回路の各リセット
信号出力をそれぞれ第２及び第１マイクロコンピュータ
側でモニタすることにより、互いに他のマイクロコンピ
ュータのウォッチドッグタイマ回路の機能が正常か否か
を判定するようにしたことを特徴とするダブルマイコン
システムの暴走防止回路。 - （２） 前記第１及び第２ウォッチドッグタイマ回路か
ら第１及び第２マイクロコンピュータへのリセット信号
出力をそれぞれ第２及び第１マイクロコンピュータへデ
ータ入力し、その各入力データを評価することにより互
いに他のマイクロコンピュータのウォッチドッグタイマ
回路の機能が正常であるか否かを判定するようにしたこ
とを特徴とする請求項１記載のダブルマイコンシステム
の暴走防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130768A JP2593915B2 (ja) | 1988-05-27 | 1988-05-27 | ダブルマイコンシステム暴走防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130768A JP2593915B2 (ja) | 1988-05-27 | 1988-05-27 | ダブルマイコンシステム暴走防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01298446A true JPH01298446A (ja) | 1989-12-01 |
| JP2593915B2 JP2593915B2 (ja) | 1997-03-26 |
Family
ID=15042198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130768A Expired - Fee Related JP2593915B2 (ja) | 1988-05-27 | 1988-05-27 | ダブルマイコンシステム暴走防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2593915B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03217364A (ja) * | 1990-01-23 | 1991-09-25 | Mitsubishi Electric Corp | 車載用制御装置のマイクロコンピュータ暴走監視装置 |
| US5638510A (en) * | 1992-11-11 | 1997-06-10 | Nissan Motor Co., Ltd. | Multiplexed system with watch dog timers |
| US6883123B2 (en) | 2001-10-24 | 2005-04-19 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor runaway monitoring control circuit |
| WO2006080227A1 (ja) * | 2005-01-25 | 2006-08-03 | Yokogawa Electric Corporation | 情報処理装置および情報処理方法 |
| JP2012109836A (ja) * | 2010-11-18 | 2012-06-07 | Rohm Co Ltd | 周波数監視回路 |
| JP5719040B1 (ja) * | 2013-08-20 | 2015-05-13 | 株式会社小松製作所 | 建設機械用コントローラ |
| WO2017160464A1 (en) * | 2016-03-18 | 2017-09-21 | Qualcomm Incorporated | Systems and methods for improved detection of processor hang and improved recovery from processor hang in a computing device |
| WO2018131302A1 (ja) * | 2017-01-12 | 2018-07-19 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
| JP2019168835A (ja) * | 2018-03-22 | 2019-10-03 | 株式会社デンソー | 電子制御装置 |
| US11481226B2 (en) | 2019-02-25 | 2022-10-25 | Toyota Jidosha Kabushiki Kaisha | Control apparatus and reset method of control apparatus |
| CN116880153A (zh) * | 2023-09-07 | 2023-10-13 | 比亚迪股份有限公司 | 二取二系统及其控制方法、轨道车辆 |
-
1988
- 1988-05-27 JP JP63130768A patent/JP2593915B2/ja not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03217364A (ja) * | 1990-01-23 | 1991-09-25 | Mitsubishi Electric Corp | 車載用制御装置のマイクロコンピュータ暴走監視装置 |
| US5638510A (en) * | 1992-11-11 | 1997-06-10 | Nissan Motor Co., Ltd. | Multiplexed system with watch dog timers |
| US6883123B2 (en) | 2001-10-24 | 2005-04-19 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor runaway monitoring control circuit |
| WO2006080227A1 (ja) * | 2005-01-25 | 2006-08-03 | Yokogawa Electric Corporation | 情報処理装置および情報処理方法 |
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| US9292981B2 (en) | 2013-08-20 | 2016-03-22 | Komatsu Ltd. | Construction machine controller |
| JP5719040B1 (ja) * | 2013-08-20 | 2015-05-13 | 株式会社小松製作所 | 建設機械用コントローラ |
| WO2017160464A1 (en) * | 2016-03-18 | 2017-09-21 | Qualcomm Incorporated | Systems and methods for improved detection of processor hang and improved recovery from processor hang in a computing device |
| WO2018131302A1 (ja) * | 2017-01-12 | 2018-07-19 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
| JPWO2018131302A1 (ja) * | 2017-01-12 | 2019-11-07 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
| JP2019168835A (ja) * | 2018-03-22 | 2019-10-03 | 株式会社デンソー | 電子制御装置 |
| US11481226B2 (en) | 2019-02-25 | 2022-10-25 | Toyota Jidosha Kabushiki Kaisha | Control apparatus and reset method of control apparatus |
| CN116880153A (zh) * | 2023-09-07 | 2023-10-13 | 比亚迪股份有限公司 | 二取二系统及其控制方法、轨道车辆 |
| CN116880153B (zh) * | 2023-09-07 | 2024-01-09 | 比亚迪股份有限公司 | 二取二系统及其控制方法、轨道车辆 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2593915B2 (ja) | 1997-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |