JPH01196637A - Ｃｐｕ制御における動作モニタ表示システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＰＵを用いた制御装置に組込まれたＣＰＵ
と、このＣＰＵの周辺ハード回路部の動作中におけるト
ラブル発生を動作モニタ表示器を点灯させて視覚で確認
できるようにした動作モニタシステムに間する。

〔従来の技術〕

近時、防災システムや監視システム等にもＣＰＵを使用
した装置が普及してきており、大規模なビルなどには多
数のＣＰＵによって構成されたシステムが多く見られる
。これら、ＣＰＵを用いたシステムの普及に伴ってＣＰ
Ｕの誤動作や暴走等の対策がフェイルセーフ思想（シス
テム等に異常が発生すれば、常に安全性のより高い方向
に動作させる構成、）とも相まってますます重要視され
て来ている。

特に、これらの防災システムや監視システムでのＣＰＵ
の暴走等は、システム自体が火災検知、防排煙あるいは
盗難の防止など人命、財産に深く関わっているため、家
庭電化製品等の民生機器の場合のようにＣＰＵが暴走す
れば強制的にハードリセットをかけたり、あるいは電源
を遮断するというような簡単な手段は採用できず、暴走
や誤動作の原因の追求、解明が必須要件となっている。

ＣＰＵの暴走の原因としては、■メモリ（ＲＡＭ、ＲＯ
Ｍ等）の不良、■ＩＣ，ＬＳＩ等の不良、■電源電圧の
不良、■外来ノイズ、■プログラムのバグ が考えられる。

上記■〜■の原因中、ＣＰＵ自体で検出可能な原因は、
■及び■だけである。　　すなわち、プログラムにより
定期的にメモリチエツク及びＩＣチエツクを行なうこと
により、ＣＰＵ自体で異常を検出可能で、プログラムに
より異常が発生した時点でＣＰＵを停止させることや、
ウォッチドッグタイマ等の外部回路によりＣＰＵを停止
することができる。

しかし、上記■■■の原因については、ウォッチドッグ
タイマにより監視し、ＣＰＵが暴走した時点でＣＰＵを
停止あるいはハードリセットすることは可能であるが、
原因をＣＰＵ自体で検出することは不可能である。

ところで、従来からＣＰＵを用いた制御装置では異常が
発生した時点でＣＰＵを停止させる対策は施されていて
も、異常が発生したハードを表示する表示器等が設けら
れていないため上記■及び■に記載したようなＣＰＵで
検出可能な異常に対しても異常発生のハードを特定でき
ず、原因究明に時間を要し、速やかな復旧ができないの
が実状である。

〔発明が解決しようとする課題〕

本発明は、ＣＰＵの周辺回路で異常が生じた場合、異常
をプログラムにより確認できる原因について、プログラ
ムによりウォッチドッグタイマへの定期パルスの送出を
停止することによってＣＰＵの処理動作を停止し、ある
いはＣＰＵが暴走したときにはウォッチドッグタイマへ
の定期パルスの送出が無くなることによりＣＰＵの動作
を停止させることにより、異常が発生したハードに対応
する動作モニタ表示器の点灯態様を変化させ、原因の究
明および復旧を容易にすることを目的とする。

（ｒｉ題を解決するための手段〕 上記目的を達成するため提案される本発明は、ＣＰＵの
動作停止信号を出力するウォッチドッグタイマーと、Ｒ
ＯＭ、ＲＡＭ、　　Ｉ／ＯポートなどのＣＰＵの周辺ハ
ード回路部に応じた表示灯を有した動作モニタ表示器と
を備えたシステムであって、上記ＣＰＵ制御装置の稼働
時において、上記周辺ハード回路部が作動される毎に、
表示灯を点灯させた後、上記各周辺ハード回路部の動作
異常を確認するための試験ルーチンを行い、その試験ル
ーチンによりて試験された周辺ハード回路部の動作が正
常と判断された時には、上記点灯させた表示灯を消灯さ
せ、上記ＣＰＵから上記Ｉ／Ｏポートを介して所定の時
間間隔で送出される定期パルスを送出して上記ウォッチ
ドッグタイマーをリトリガさせる一方、上記試験ルーチ
ンによって試験された周辺ハード回路部にトラブルを生
じた時には、上記ＣＰＵから上記Ｉ／Ｏポートを介して
所定の時間間隔で送出される定期パルスの送出を阻止し
て上記ウォッチドッグタイマーをタイムアツプさせて動
作停止信号を上記ＣＰＵに出力することにより、上記Ｃ
ＰＵの動作を停止させるとともに点灯させた表示灯をそ
のまま点灯保持する構成したものである。

このような構成の本発明システムは、試験ルーチンの具
体的な実施方法に応じて更に２つの態様に区分される。

その態様の第１のものでは、ＣＰＵ制御装置が実制御す
るために実行される制御プログラムとは別に試験ルーチ
ンを実行することによって実現され、第２のものでは、
ＣＰＵ制御装置の実制御実行時に各周辺ハード回路部が
作動されるステップ毎に実行される。

〔作用〕

本発明システムによれば、ＣＰＵが正常に動作している
場合に、各周辺ハード回路部の作動が開始された時には
、動作モニタ表示器の周辺ハード回路部に対応して設け
た表示灯が点灯し、試験ルーチンを実行して正常動作が
確認された時には、点灯していた表示灯は消灯する。

ところが、ＣＰＵが暴走した時、或いはＣＰＵが正常に
動作していても各周辺ハード回路部が作動され、試験ル
ーチンが実行されてトラブルの発生が確認されたときに
はＣＰＵの動作が停止され、同時に各周辺ハード回路部
の作動が開始された時に点灯された表示灯はそのまま点
灯状態を保持する。

〔実施例〕

以下に、添付図を参照して本発明の詳細な説明する。

第１図は、本発明システムの基本塊成を示したもので、
　１はＣＰＵ、２．３はＣＰＵ　１に対するデータ処理
やプログラムの格納を行うＲＯＭ、ＲＡＭ、４〜６はＣ
ＰＵＩからの制御信号を外部の駆動回路９などに出力し
、或いは熱感知器やガス感知器などの検知信号で作動さ
れるスイッチ群８などの外部機器からの検知信号を入力
するための１／Ｏポートであり、特に４，６はパラレル
データな人、出力するパラレルＩ／Ｏポート、５はシリ
アルデータな人、出力するシリアルＩ／Ｏポートを示し
ており、７はウォッチドッグタイマーであり、本発明シ
ステムでは、このウオ・ツチトッグタイマー７は、ＣＰ
Ｕ　１からパラレルＩ／Ｏポート４を介して送出される
定期パルスの有無を監視しており、°この定期パルスの
入力により、リトリガされる構成としてＣＰＵ　１の暴
走及び周辺ハード回路部の異常を検出しており、ウォッ
チドッグタイマー７のタイムアツプする時間は、ＣＰＵ
　１が正常動作の状態にある時にＣＰＵ　１が１単位の
処理に要する時間と同一の時間Ｔに設定されている。

１０はＲＯＭ２．ＲＡＭ３．Ｉ／Ｏポート４〜６などの
周辺ハード回路部に対応した表示灯１０ａ〜１０ｈを設
けた動作モニタ表示器である。

第２図は、この動作モニタ表示器１０の具体的な構成を
示したもので、その表示器１０の表面には、　　ＲＯＭ
２．　　　ＲＡＭ３．　　　Ｉ１０ボー　ト　４〜６な
どの各周辺ハード回路部に対応させて１０ａ〜ｌＯｈの
うち２つの表示灯１０ａ−１０ｂ、１０ｃｍ１０ｄ、１
０ｅ−１Ｏｆ、１０ｇ−１０ｈを１朝として設けている
。

特に、実施例では、表示灯１０ａ〜１０ｈは、各周辺ハ
ード回路部を機能別に区分して設けられており、このた
めメモリはＲＯＭ、ＲＡＭの２区分に、　Ｉ／Ｏポート
は、シリアルＩ／ＯポートとパラレルＩ／Ｏポートに区
分されている。

本発明システムにおける試験ルーチンは、上記したＣＰ
ＵＩの各周辺ハード回路部２〜６ｍに内容が規定されて
おり、例えばＲＯＭの試験ルーチンでは、ＲＯＭに書き
込まれたデータの読み出しによるチエツクを行い、ＲＡ
Ｍの試験ルーチンではデータの書き込みと読み出しによ
るチエツクを行う。また、シリアルＩ／Ｏポート５の試
験ルーチンでは受信待機状態でのステータス信号のチエ
ツクを行い、パラレルＩ／Ｏポート４，６の試験ルーチ
ンでは同一のＩ／Ｏポートの１組の出力端子からの出力
信号を他の１組の入力端子で受取ることによりチエツク
を行っている。

そして、これらの試験ルーチンは、ＣＰＵ制御装置が、
外部機器からの信号を取り込んで、制御プログラムに従
った実制御処理を行う各ステップ毎において上記各周辺
ハード回路部が作動される毎に実施することもでき、或
いはＣＰＵ制御装置が外部機器からの信号を取り込んで
、制御プログラムを実行する一連のステップとは、別に
試験ルーチンを設けて、これを実施させることによって
も実施できるが、この場合にも、制御ルーチンの実行時
には必ず試験ルーチンが実施されるようにプログラムを
設計することが望ましい。

第３図は、前者の態様で実施される場合の１単位の１試
験ルーチンの動作を示したフローチャートであり、処理
実行のステップは実制御動作時における各周辺ハード回
路部の動作を示している。

また、第４図は後者の態様で実施される場合の動作を示
したフローチャートであり、この場合はＣＰＵが人力読
み取りステップにおいてＩ／Ｏポートの人力を読み取っ
た時に、人力信号がない場合は、必ず試験ルーチンが実
行されるようにしており、実制御時のＣＰＵの暴走はウ
ォッチドッグタイマーで検出するように出来る。

次いで、第１図を参照して本発明システムの動作を説明
する。

試験ルーチンを実、制御動作の各ステップに組込んで行
う場合の動作を説明すると、ＣＰＵ制御装置がＩ／Ｏポ
ートに人力された外部信号を取り込んで実制御を行う場
合は、上記した各周辺ハード回路部は、各制御処理ステ
ップにおいて稼働され、その後、稼働された周辺ハード
回路部は試験ルーチンが実行される０例えば、ＲＯＭの
内部に格納されたデータが読み出され、ＲＡＭの内部に
は既に書き込まれているデータを待避しながら新たなデ
ータの書き込み、読みだしが行われる。そして、Ｉ／Ｏ
ポートの各入出力端子は必要な信号を取り込み、出力す
る。

このような実制御時において、各周辺ハード回路部が作
動されると、その作動の開始時に、動作モニタ表示器ｌ
Ｏの対応した表示灯１０ａ−１０ｈのうちの２つが１組
とじてか点灯され、実処理が終了した後に、試験ルーチ
ンを実行する。

そして、この実行した試験ルーチンの結果、動作が正常
と判断されたときには、動作モニタ表示器１０の点灯し
ていた１組の表示灯を消灯し、ウオッチドックタイマ−
７に定期パルスを出力してトリガする。しかし、試験ル
ーチンの実施の結果、試験された周辺ハード回路部の動
作が異常と判断された場合には点灯された表示灯を消灯
させずに保持し、このときウオッチドックタイマ−７へ
の定期パルスの出力を阻止しウオッチドックタイマ−７
をタイムアツプさせることにより、ＣＰＵＩのｒＨＡＬ
ＴＪ端子に動作停止信号を人力してＣＰＵＩの動作を停
止させる。

このため、ＣＰＵ　１が正常動作の状態にあるときには
、ＣＰＩＪＩが１単位の処理を終了する毎に定期パルス
が出力されるので、この定期パルスが出力されている限
り、ウォッチドッグタイマー７はリトリガされてタイム
アツプすることがないが、ＣＰＵ　１が暴走するなどし
て定期パルスが出力されなくなると、ウォッチドッグタ
イマー７はタイムアツプして、そのタイムアツプ信号を
ＣＰｔＪ　１のｒＨＡＬＴ」端子に人力してＣＰＵＩの
暴走を停止させ、このとき点灯された表示灯をそのまま
点灯保持する。従って、この動作モニタ表示器ｌＯを見
れば、ＣＰＵ制御装置の周辺ハード回路部のどの部分に
トラブルを発生したかが直ちに判別できる。なお、この
場合の判別を容易にするため、各ハード回路に対応して
設けた２つを１組とした表示灯のうちの１つを異常発生
時に点灯させる構成としても良く、このようなものでは
ＣＰＵの動作と異常発生が一層容易に識別できる。

なお、第５図は、ＣＰＵの実制御時において、Ａ、　　
Ｂ、　　Ｃの処理を行う場合に、Ｃの処理時に異常が発
生した場合の各部の動作をタイムチャートをもって示し
たものであり、各処理に要する時間をＴに設定しており
、その処理の終了時にＣＰＵよりウォッチドッグタイマ
ーに定期パルスを出力する構成としたものである。

［発明の効果］ 本発明の動作モニタ表示器により、従来ＣＰＵ周辺のハ
ードに異常を生じた場合、原因究明に多大な時間と労力
を費やしていたものが、異常の発生したハードを動作モ
ニタ表示器により直ちに特定可能となり、原因究明及び
補修に速やかに対応でき、より信頼性の高いシステムが
提供可能となる。

【図面の簡単な説明】

第１図は本発明システムの基本構成図、第２図は動作表
示モニタの一例図、第３図、第４図は試験ルーチンを含
んだ本発明システムの動作を説明するフローチャート、
第５図は本発明システムの各部の動作の一例を示したタ
イムチャートである。 （符号の説明） ｌ・・・ＣＰＵ ２・φ・ＲＯＭ ３・や・ＲＡＭ ４．６・・・ＰＩＯ ５・・・５ＩＯ ７・・・ウォッチドッグタイマ ８．９・・・外部回路 １０・・・動作モニタ表示器

Claims (2)

【特許請求の範囲】
1. （１）ＣＰＵに、ＲＯＭ、ＲＡＭ、Ｉ／Ｏポートなどの
   周辺ハード回路部を接続して構成されたＣＰＵ制御装置
   において、 上記ＣＰＵの動作停止信号を出力するウォッチドッグタ
   イマーと、上記周辺ハード回路部に応じた表示灯を有し
   た動作モニタ表示器とを備え、上記ＣＰＵ制御装置の稼
   働時において、上記周辺ハード回路部が作動される毎に
   、表示灯を点灯させた後、上記各周辺ハード回路部の動
   作異常を確認するための試験ルーチンを行い、その試験
   ルーチンによって試験された周辺ハード回路部の動作が
   正常と判断された時には、上記点灯させた表示灯を消灯
   させ、上記ＣＰＵから上記Ｉ／Ｏポートを介して所定の
   時間間隔で送出される定期パルスを送出して上記ウォッ
   チドッグタイマーをリトリガさせる一方、上記試験ルー
   チンによって試験された周辺ハード回路部にトラブルを
   生じた時には、上記ＣＰＵから上記Ｉ／Ｏポートを介し
   て所定の時間間隔で送出される定期パルスの送出を阻止
   して上記ウォッチドッグタイマーをタイムアップさせて
   動作停止信号を上記ＣＰＵに出力することにより、上記
   ＣＰＵの動作を停止させるとともに点灯させた表示灯を
   そのまま点灯保持する構成としたＣＰＵ制御における動
   作表示システム。
2. （２）上記周辺ハード回路部の試験ルーチンが、上記制
   御装置が制御プログラムに応じて実制御を行う各ステッ
   プ毎に実行される構成としたＣＰＵ制御における動作表
   示システム。