KR910015930A - 더블 쉬프터 로직회로 - Google Patents

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KR910015930A
KR910015930A KR1019900002222A KR900002222A KR910015930A KR 910015930 A KR910015930 A KR 910015930A KR 1019900002222 A KR1019900002222 A KR 1019900002222A KR 900002222 A KR900002222 A KR 900002222A KR 910015930 A KR910015930 A KR 910015930A
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KR
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nand gate
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shifters
flop
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KR1019900002222A
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김용연
신상석
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경상현
재단법인 한국전자통신연구소
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus

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Abstract

내용 없음

Description

더블 쉬프터 로직회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 회로도, 제2도는 본 발명의 동작상태를 나타내는 신호들의 출력 파형도.

Claims (1)

  1. 버스 데이타 응답신호(BDTACK)와 버스 에러신호(BERR)가 NAND게이트(N1)를 통하여 클럭단(CK)으로 인가되는 D플립플롭(FF)의 출력단(Q)에서는 제1 및 제2쉬프터(S1), (S2)의 입력단(B)으로 연결하고, D플립플롭(FF)의 입력단(A)으로는 5V의인가전원이 인가되도록 하고, 외부로부터 32MHZ의 클럭(CLK)이 직접 또는 인버터(I)를 통하여 클럭단(CK)으로 인가되는제1 및 제2쉬프터(S1), (S2)의 출력 단(Qø)에서는 NAND게이트(N2)를 경유하여서는 트레이스 메모리의 저장 인에이블 신호(TM-WE)가, NOR게이트(NOR)와 버퍼(B)를 경유하여서는 트레이스 메모리의 칩선택신호(TM-CS)가 각각 출력되도록 하고, 뒤 쉬프터(S1),(S2)의 출력단(Q1)에서는 NAND게이트(N3)를 통하여 뒤 쉬프터(S2),(S2)의 마스터리세트단(MR)과 연결하는 동시에 NAND게이트(N4)의 일측과 연결하고, 타측으로 전원 프리세트 신호(PRESET)가 인가되는 NAND게이트(N4)의 출력은 D 플립플롭(FF)의 그리어단(CLR)으로 인가되도록 구성됨을 특징으로 하는 더블 쉬프터 로직회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900002222A 1990-02-22 1990-02-22 더블 쉬프터 로직회로 KR920003287B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6780802B2 (en) 2000-04-19 2004-08-24 Jong-Wook Kim Far infrared radioactive glass products for lighting and manufacturing methods therefor

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