KR940015845A - 데이타 읽기시 데이타 홀딩시간의 안정화를 위한 로직 회로 - Google Patents

데이타 읽기시 데이타 홀딩시간의 안정화를 위한 로직 회로 Download PDF

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Abstract

본 발명은 데이타 읽기시 데이타 홀딩시간의 안정화를 위한 로직 회로에 관한 것으로, 칩인에이블(/CE; 액티브시 로우)신호가 D플립플롭(2)의 D입력단에 입력되고, 상기 /CE신호가 인버터(1)를 통해 D플립플롭(2)의 프리세트 단자에 입력되며, 상기 /CE신호와 읽기신호(/RD)가 NOR게이트(3)에 입력되어 상기 NOR게이트(3)의 출력이 상기D플립플롭(2)의 클럭단자에 입력되고, 메모리 읽기(MR)신호가 클리어단에 입력되며, 상기 D플립플롭(2)의 출력(Q)이 래치데이타와 함께 데이타 콘트롤 버퍼(4)에 입력되어 데이타부로 전송되어지도록 구성된 것을 특징으로 하는 데이타 읽기시 데이타 홀링시간의 안정화를 로직회로에 관한 것이다.

Description

데이타 읽기시 데이타 홀딩시간의 안정화를 위한 로직 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 데이타 홀딩 타이밍도, 제4도는 D플립플롭의 입출력 타이밍도.

Claims (2)

  1. 데이타 읽기시 데이타 홀딩시간의 안정화를 위한 로직 회로에 있어서, 칩인에이블(/CE; 액티브시 로우)신호가 D플립플롭(2)의 D입력단에 입력되고, 상기 /CE신호가 인버터(1)를 통해 D플립플롭(2)의 프리세트 단자에 입력되며, 상기 /CE신호와 읽기신호(/RD)가 NOR게이트(3)에 입력되어 상기 NOR게이트(3)의 출력이 상기D플립플롭(2)의 클럭단자에 입력되고, 메모리 읽기(MR)신호가 클리어단에 입력되며, 상기 D플립플롭(2)의 출력(Q)이 래치데이타와 함께 데이타 콘트롤 버퍼(4)에 입력되어 데이타부로 전송되어지도록 구성된 것을 특징으로 하는 데이타 읽기시 데이타 홀링시간의 안정화를 위한 로직회로.
  2. 제1항에 있어서, 상기 D플립플롭(2)의 출력(Q)은 상기 D플립프롭(2)의 출력(Q)을 받는 한입력단과 레지스터(11,12,13)각각의 칩인에이블(CE) 신호를 받는 타입력단을 각각 갖고 있는 OR게이트(8,9,10)와, 상기 OR게이트(8,9,10)의 출력이 상기 레지스터(11,12,13)의 각각의 /CE신호에 의해 래치된 데이타인 각레지스터(11,12,13)출력과 함께 입력되는 데이타 콘트롤 버퍼(14,15,16)에 병렬로 결합되어 데이타부로 연결되는 병렬구조로 이루어지는 것을 특징으로 하는 데이타 읽기시 데이타 홀딩시간의 안정화를 위한 로직 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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