JP3126130B2

JP3126130B2 - 割込み制御回路

Info

Publication number: JP3126130B2
Application number: JP02000475A
Authority: JP
Inventors: 東　　勲; 正光小林; 英男新保
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1990-01-08
Filing date: 1990-01-08
Publication date: 2001-01-22
Anticipated expiration: 2016-01-22
Also published as: JPH03204727A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、コンピュータシステムにおける中央処理装
置（以下、CPUと記載;Central Processing Unit）へ
の、割込み要求信号の制御に係り、特に、複数の割込み
要求元からの割込み要求を、グループ化して割込み処理
部に供給する割込み制御回路に関するものである。

〔従来の技術〕

CPUにより制御処理を行う時、必ず外部の信号によ
り、処理先の変更などを行う必要が生じてくる。このよ
うな、外部の信号により、処理の流れを変える方法の１
つに割込み処理がある。

割込みによる処理先変更の手法は、マルチタスク処理
や、入出力バッファリング等の、様々な処理を可能にし
ている。

割込み処理とは、CPUが、現在行っている処理を一時
的に中止して、別の処理を行うことである。CPUは、一
般に、マシン・サイクル中の一命令処理終了か、また
は、命令フェッチ・サイクルの前に、毎回、割込み信号
が入っているかどうかをチェックする。入っていなけれ
ば、そのまま処理を続行するが、入っていれば、その次
の処理を中止して、割込み処理ルーチンへの分岐のため
の処理を開始する。割込み処理が終了すると、中断され
ていた元の処理ルーチンに戻る。

このような、割込み処理を発生させる要因には多数あ
り、それらが割込み要求を発生させるタイミングも様々
である。CPUを用いたシステムでは、このような状況に
対応できるようなハードウェアやソフトウェア構成を取
っている。その処理方法のポイントとして、各要因につ
いて、その信号発生から、その割込み処理が終了するま
での許容時間に基づく優先順位の決定がある。この優先
順位の決定を間違えると、処理の空き時間等が発生し
て、CPUの処理性能の低下を招く。

さらに、割込み処理の発生の原因としては、計算機自
体の異常現象、プログラムに起因するもの、そして、周
辺装置等の外部の原因によるものがある。

計算機自体の異常現象には、電源断や、パリティ検
査、外部からの異常通報、制御系の検査等があり、割込
み緊急度が一番高い。また、プログラムによるもので
は、演算結果のオーバーフローや、計算機に実装されて
いない部分の記憶装置を指定したとき、定義されていな
い命令形を使ったときなどがある。そして、周辺または
外部からの原因には、周辺装置の使用準備完了やデータ
処理完了、通信回線、計器や機械類、その他、各種のオ
ンライン端末装置などがある。

これら各種の原因には、緊急度の強さと、処理プログ
ラムの共通性などにより、グループに分類される。多く
の原因が、同時に発生した場合には、受け付ける順位、
すなわち優先順位が、上述の許容時間等に基づき、予め
決められており、それに従って受け付けられる。

この優先順位には、プログラムで自由に設定可能なも
の、または、機械的に、予め固定されているものなどが
ある。

以上述べた割込み処理機能は、CPU、すなわち、計算
機の使用効率をあげるための手段である以上に、質的変
化をもたらしており、計算機の能力を示す大きな要因の
一つとなっている。

尚、これらCPUの割込み処理機能に関しては、林善
雄、常田晴弘共著「マイコン・システム設計ノウハウ」
（CQ出版社発行）のPP.57〜63、および、池田敏雄著
「電子計算機概論」（オーム社発行）のPP.43〜46に記
載されている。

以下、割込み処理の優先順位を効率良く制御するため
の従来技術を述べる。

従来技術において、この優先順位を設定するものに
は、例えば、特願昭62−007315号の明細書および図面に
記載されたものがある。

すなわち、複数の割込み要求元からの割込み要求を、
割込みグループ番号と同数のアドレスからなる変換表に
従って、割込みグループに変換する回路である。

第６図は、従来技術における交換表を示す説明図であ
る。

従来技術における複数の割込み要求元からの割込み要
求を、割込みグループに振り分けるための変換表を示す
説明図である。

割込みグループ番号（IG₀〜IGm）61に対応するアドレ
ス（AD₀〜ADm）62を「行」に、そして、割込み要求信号
（IR₀〜IRn）63に対応するデータのビット（D₀〜Dn）64
を「列」に持つマトリクス状の複数（ｍ＋１）×（ｎ＋
１）個のビットレジスタ65から構成される。

このように、従来のの割込み制御回路では、複数の割
込み要求元からの割込み要求を、割込みグループ番号と
同数のアドレスからなる変換表に従って、割込みグルー
プに変換する。

マトリクス状のビットレジスタ65の各列には、１つだ
けセットされている行があり、他の行は、リセットされ
ている。

例えば、割込み要求信号IR₀を、割込みグループIG₁に
分類する場合には、第０番目のビットが「１」で、他の
ビットが「０」の（ｎ＋１）ビットからなるデータを、
割込みグループ番号61におけるIG₁に対応するアドレスA
D₁に送出して設定する。同様にして、割込み要求信号IR
₁を、割込みグループIG₀に分類する場合には、第１番目
のビットが「１」で、他のビットが「０」の（ｎ＋１）
からなるデータを割込みグループ番号61におけるIG₀に
対応するアドレスAD₀に送出して設定する。さらに、割
込み要求信号IR_nを、割込みグループIG₀に分類する場合
には、第ｎ番目のビットが「１」で、他のビットが
「０」の（ｎ＋１）からなるデータを割込みグループ番
号61におけるIG₀に対応するアドレスAD₀に送出して設定
する。

このようにすると、マトリクス状の（ｍ＋１）×（ｎ
＋１）個からなるビットレジスタ65の第１列（D₁）と第
ｎ列（Dn）は、共に、第０行がセットされ、他の行は、
リセットされている。また、ビットレジスタ65の第０列
（D₀）は、第１行がセットされ、他の行は、リセットさ
れている。

この状態で、割込み要求信号が入力された場合には、
マトリクス状のビットレジスタ65の対応する列要素を各
行毎に調べ、セットされている行の行番号を出力する。

例えば、割込み要求信号IR₁が入力された場合には、
グループ番号61がIG₀の行が選択され、CPUに出力され
る。

また、優先順位等の変更に伴い、割込み要求信号のグ
ループを変更するために、ビットレジスタ65を書き換え
る場合には、マトリクス状のビットレジスタ65の、この
行に出力したデータをそのまま設定することにより行な
われる。

例えば、割込み要求信号IR₁を、割込みグループIG₀か
ら、割込みグループIGmに変更する場合には、アドレスA
Dmに「0000・・・１」のデータを設定すれば良い。

この変換表によれば、一般に、割込みグループ数（ｍ
＋１）は、割込み要求数（ｎ＋１）より少ないため、割
込み要求毎にレジスタを設定する場合と比べて、ソフト
ウェアインタフェース上のレジスタ総数が現象し、以下
の利点がある。

（ａ）初期設定などで、割込み要求信号が属する割込み
グループ番号を設定する時間を短縮することが出来る。

（ｂ）所定の割込みグループの要因を、全て知りたい場
合には、該当するグループの変換表レジスタを調べるだ
けで良い。

〔発明が解決しようとする課題〕

しかしながら、特願昭62−007315号の明細書および図
面に記載された、従来のマトリクス状のビットレジスタ
を用いて、割込み制御を行なう場合には、以下の問題点
があった。

（イ）同一列内には、ただ１つのビットのみがセットさ
れ、他の行は、リセットされているにもかかわらず、行
と列の全組み合わせ、すなわち、割込みグループと割込
み要求信号の全組み合わせに対するビットレジスタが必
要となる。第６図の例では、（ｍ＋１）×（ｎ＋１）個
のビットレジスタが必要である。特に、割込み要求信
号、あるいは、割込みグループ数が多い場合には、必要
となるビットレジスタ数が増加して、回路規模が急増す
る。

（ロ）マトリクス状のレジスタの各行は、独立にセッ
ト、あるいは、リセット可能であるから、変換表を変更
する場合には、二重登録を防止するため、１度レジスタ
の状態を読み出して、再度書き込みを行なう。あるい
は、セットされる行以外をリセットする回路を追加する
ことなどが必要となり、その分、手順が複雑になり、さ
らに、回路規模が増加する等の問題があった。

本発明の目的は、これら従来技術の課題を解決し、必
要なビットレジスタの総数を減らしてコストを削減し、
かつ、特別な手順や回路を必要とせず、効率良く、二重
登録を防止することが可能な割込み制御回路を提供する
ことである。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の割込み制御回路
は、割込み要求信号を割込みグループに分類する場合に
入力される割込みグループ番号に対応するアドレスを、
割込みグループ番号のエンコード情報に変換するアドレ
ス変換ゲートと、アドレスと共に入力された割込み要求
信号元に対応するデータと書き込み信号の論理積に基づ
き、Ｎ個の書き換え可能なエンコードレジスタの１つを
選択し、この選択されたエンコードレジスタにアドレス
変換ゲートで変換されたエンコード情報を書き込む手段
を有し、割込み要求信号が入力された場合に、入力され
た割込み信号に対応付けられたエンコードレジスタを選
択して、このエンコードレジスタに格納されたエンコー
ド情報を割込みグループ番号に変換して出力する出力選
択部を設けたことを特徴とする。

〔作用〕

本発明において、割込み要求信号のグループ登録時に
は、割込み要求元を表すデータの各ビットと書き込み信
号とにより、登録する割込み要求元に対応するエンコー
ドレジスタのみを書き込み可能な状態とする。

アドレス変換回路は、割込みグループを指定するアド
レス情報から、エンコードレジスタ用の情報に変換す
る。

そして、書き込み可能な状態となったエンコードレジ
スタは、アドレス変換回路からのエンコード情報を格納
する。

割込み信号の入力時には、出力選択部は、この入力信
号に対応するエンコードレジスタを選択し、このエンコ
ードレジスタに格納されたエンコード情報を、割込みグ
ループ番号に変換して出力する。

このようにして、従来の変換表のソフトウェアインタ
フェースを変更せず、従来のマトリクス状のビットレジ
スタの代わりに、割込み要求信号に対応し、各々割込み
グループ番号をエンコードした情報を格納するエンコー
ドレジスタを用いることにより、少ないレジスタ数で割
込み要求信号のグループ分けを実現することが出来る。

〔実施例〕

以下本発明の実施例を、図面により詳細に説明する。

第１図は本発明を施した分の第１の実施例を示すブロ
ック図である。

書き込み信号（WE）と、10ビットからなるデータの第
０ビット（D₀）、第１ビット（D₁）、・・・、第９ビッ
ト（D₉）等との、それぞれの論理積を取るANDゲート10
0、101、・・・109と、グループ登録時に入力される各
グループに対応するアドレスを、割込みグループ番号
（IG₀、IG₁、・・・IG₅）のエンコード情報に変換する
アドレス変換ゲート150と、変換表アドレスのビット数
（本実施例では、３ビット）と同数で、フリップフロッ
プ等からなるビットレジスタ（R₀₀）1100、（R₀₁）、11
01、（R₀₂）1102を有する書き換え可能なエンコードレ
ジスタ（R₀）110、同様に、ビットレジスタ（R₁₀）111
0、（R₁₁）1111、（R₁₂）1112を有するエンコードレジ
スタ（R₂）111、・・・ビットレジスタ（R₉₀）1190、
（R₉₁）1191、（R₉₂）1192を有するエンコードレジスタ
（R₉）119、そして、それぞれのエンコードレジスタ11
0、111、・・・119の各々３個からなるエンコード情報
を、６種類の情報（割込みグループ番号）にデコードす
るデコーダ（DC₀）120、（DC₁）121、・・・（DC₉）12
9、さらに、これらのデコーダからの出力の論理和演算
を行う６個のORゲート130、131、・・・135と、それぞ
れの出力端子140、141、・・・145から構成されてい
る。

このデコーダ120、121、・・・129、と、ORゲート13
0、131、・・・135により、本実施例における、エンコ
ード情報の選択、出力を行なう出力選択部を構成してい
る。

アドレス変換ゲート150は、グループ分けの設定時に
入力される各グループに対応するアドレスに基づき割込
みグループ番号（IG₀、IG₁、・・・IG₅）を読み出し、
この割込みグループ番号のエンコード情報に変換するも
の、すなわち、エンコードを行うエンコーダであるが、
アドレスの一部のフィールドを、割込みグループ番号の
エンコード情報と一致させ、このアドレスの一部のフィ
ールドを、割込みグループ番号のエンコード情報とする
ことも可能である。本実施例においては、変換表アドレ
スのアドレスの各ビット（A₀、A₁、A₂）を、割込みグル
ープ番号のエンコード情報として一致させて、アドレス
変換ゲート150は、このビット（A₀、A₁、A₂）を割込み
グループ番号のエンコード情報として切り出す場合を示
している。

本割込み制御回路は、10個の割込み要求信号（IR₀、I
R₁、・・・IR₉）を、次に述べる第２図の変換表に従っ
て、各々６個の割込みグループ（IG₀、IG₁、・・・I
G₆）の１つに分類する回路である。

第２図は、第１図における割込み制御回路に用いられ
る変換表を示す説明図である。

データの各ビット（D₀〜D₉）21で表される割込み要求
元からの割込み要求信号（IR₀〜IR₉）22は、それぞれ対
応する割込みグループ（IG₀〜IG₅）23に分けられてい
る。

ここで、この変換表は、上述したように、ソフトウェ
アインタフェース上で、割込みグループ番号に対応した
６個のアドレスと、割込み要求信号に対応した10ビット
のデータからなるものとする。

この変換表に基づき、さらに、第１図における割込み
制御回路による動作を説明する。

本第１の実施例では、回路上の変換表として、割込み
要求信号に対して、それぞれ、エンコードレジスタ11
0、111、・・・119を有し、さらに、エンコード情報を
デコードするデコーダ120、121、・・・129を有する。

各ビットレジスタ1100、1110、1190は、それぞれ、エ
ンコードレジスタ110、111、119の第０ビットを表して
いる。ビットレジスタ1101、1111、1191は、それぞれ、
エンコードレジスタ110、111、119の第１ビットを表
し、ビットレジスタ1102、1112、1192は、それぞれ、エ
ンコードレジスタ110、111、119の第２ビットを表して
いる。

さらに、各ビットレジスタ1100〜1192は、以下の真理
値表に示す特性を持っており、Ｇ端子に「１」が入力さ
れたとき、Ｄ端子からの入力をラッチし、Ｇ端子が
「０」の場合には、出力を保持する。

各エンコードレジスタの第０ビット1100、1110、1190
のＤ端子には、アドレス変換ゲート150によりアドレス
を変換して得られた割込みグループ番号の第０ビット
（本例ではA₀）が入力され同様に、各エンコードレジス
タの第１ビットのＤ端子には、割込みグループ番号の第
１ビット（A₁）が、各レジスタの第２ビットのＤ端子に
は、割込みグループ番号の第２ビット（A₂）が入力され
ている。

また、エンコードレジスタ110の各ビットレジスタの
Ｇ端子には、ANDゲート100、から、データの第０ビット
（D₀）と書き込み指定信号（WE）の論理積演算の結果が
入力される。以下、同様に、エンコードレジスタ119の
Ｇ端子には、ANDゲート109から、データの第９ビット
（D₉）と書き込み指定信号（WE）の論理積演算の結果が
入力される。

また、デコーダ120、121、・・・129の入力端子に
は、それぞれ、対応するエンコードレジスタ110、111、
・・・119の出力し号が入力されており、各デコーダの
イネーブル端子（EN）には、それぞれ、対応する割込み
要求信号（IR₀、IR₁、・・・IR₉）が入力される。

割込みグループIG₀に対応する各デコーダからの出力
信号IG₀₀、IG₁₀、・・・IG₉₀は、ORゲート130で論理和
演算が行われ、割込みグループIG₀の処理要求信号とし
て、IG₀の出力端子140に出力される。

以下同様に、割込みグループIG₅に対応する各デコー
ダ120、121、・・・129からの各出力信号IG₀₅、IG₁₅、
・・・IG₉₅は、ORゲート135で論理和演算が行われ、割
込みグループIG₅の処理要求信号としてIG₅の出力端子14
5に出力される。

いま、ある変換表のアドレスが入力され、書き込み指
定信号（WE）が「１」になると、データで「１」が指定
された割込み要求番号のビットレジスタのＧ端子が
「１」となり、アドレスから変換された割込みグループ
番号のエンコード情報が、エンコードレジスタにラッチ
される。しかし、データで、「０」が指定された割込み
要求番号のエンコードレジスタは、値を変化させない。
このようにして、エンコードレジスタに、割込みグルー
プ番号を表すエンコード情報が登録される。

尚、ANDゲート100、101、・・・109は、書き込み指定
信号（WE）と、割込み要求信号に対応したビットからな
るデータとの論理積演算を行ない、割込みグループ番号
を表すエンコード情報を登録すべき、適切なエンコード
レジスタを指定するためのものである。そのため、書き
込み指定信号（WE）とデータとに基づき、適切なエンコ
ードレジスタを指定することが出来るものであれば、AN
Dゲートに限るものではない。例えば、レジスタの特性
が、入力「０」でデータを取り込む場合には、ORゲート
を用いる。

次に、ある割込み要求信号（IR）が「１」になると、
対応するデコーダが有効状態となり、該当するエンコー
ド情報をデコードして、割込みグループ番号に対応する
６個のデコーダ出力信号のうち、１個を「１」にする。
この出力信号は、ORゲートに入力され、この割込みグル
ープ信号IGを「１」にする。このようにして、割込みグ
ループ番号を出力する。

以下、さらに、具体的に説明する。

まず、第２図の変換表における割込み要求元22の内の
割込み要求信号（IR₁）を、第１図における割込み制御
回路を用いて、割込みグループ（IG₁）に分類する場合
に関して説明する。

アドレスは「001」（＝１）が入力され、書き込み指
定信号（WE）が「１」になる。割込み要求信号（IR₁）
の要求元を表すデータの入力端子はD₁であり、この時、
入力されるデータは、「0100000000」となる。

入力されたアドレスは、アドレス変換ゲート150を介
して、各エンコードレジスタの、それぞれのビットレジ
スタのＤ端子に入力される。ここでは、アドレスは「00
1」であり、また、アドレス変換ゲート150は、そのアド
レスのビットをそのまま割込みグループ番号のエンコー
ド情報として切り出すので、、各エンコードレジスタの
第０ビットレジスタが「１」、第１ビットレジスタと第
２ビットレジスタが「０」にセットされる状態となって
いる。

次に、入力されたデータ「0100000000」で「１」によ
り指定されたのはD₁であり、ANDゲート101のみが「１」
を出力する。他のゲートは「０」出力である。そのた
め、エンコードレジスタ111のみが書き込み可能とな
る。

つまり、ビットレジスタ1110、1111、1112の各Ｇ端子
が「１」となり、アドレス変換ゲート150によりアドレ
スから変換され、Ｄ端子に入力された割込みグループ番
号のエンコード情報が、エンコードレジスタ111にラッ
チされる状態となる。

ここで、エンコードレジスタ111の第０ビットレジス
タ1110のＤ端子には「１」、第１ビットレジスタ1111の
Ｄ端子には「０」、第２ビットレジスタ1112のＤ端子に
は「０」が、それぞれ入力されているので、エンコード
レジスタ111には「001」が登録される。

次に、この状態で、割込み要求信号IR₁が入力された
場合の、グループ番号出力動作を説明する。

割込み要求信号IR₁が「１」であれば、デコーダ121が
有効状態となる。

すなわち、デコーダ121は、エンコードレジスタ111に
登録されたエンコード情報「001」をデコードする。そ
して、割込みグループ番号「001」（＝１）に対応す
る、６個のデコーダ出力信号のうちのIG₁₁を「１」にす
る。この出力信号は、ORゲート131に入力され、この割
込みグループ信号を「１」として、出力端子141にIG₁を
出力する。

この端子141からの出力（IG₁）は、図示されていない
CPUに送出される。

このように、本実施例においては、10ビットのデータ
とアドレスの３ビットから、６個のグループ分けを実現
している。そして、必要なビットレジスタは、30個であ
る。一方、第６図における従来の方法では、10ビットの
データで６個のグループ分けを実現する場合には、60個
のビットレジスタが必要である。

このようにして、ビットレジスタ数が、第６図におけ
る従来のビットマップレジスタの60個から、30個に削減
することが出来る。

また、従来技術においては、グループ分けの変更時
に、二重登録を防止するために、特別な排他制御を必要
としたが、本実施例においては、１つの割込み信号を登
録するエンコードレジスタは１個だけであり、重複する
ことがない。そのために、割込みグループの変更を、特
別な排他制御を必要とせず、簡単に行なうことが出来
る。

実際に、第１図における割込み制御回路をCPUと共に
用いる場合には、以下に述べる、第１図の実施例のマッ
チゲート等を追加し、変換表の読み出しや、割込みグル
ープ番号からの割込み要求信号の割り出し（逆変換）を
可能にする回路構成が必要となる。

第３図は、第１図における割込み制御回路にマッチゲ
ートを追加した割込み制御回路の構成を示すブロック図
である。

その構成は、第１図の割込み制御回路に、マッチゲー
ト（MC₀、・・・MC₉）300〜309と、このマッチゲート30
0〜309の出力と割込み要求信号（IR₀〜IR₉）との論理積
演算を行なうANDゲート310、319、そして、読み出し指
定信号（RE）と逆変換指定信号（IE）との論理和演算を
行なうORゲート320、および、各出力端子340、349、35
0、359を付加したものである。

マッチゲート300〜309には、それぞれ、対応するエン
コードレジスタ110〜119の出力と、アドレス変換ゲート
150からの出力が入力されている。また、各マッチゲー
トのイネーブル端子（EN）には、共通に、読み出し指定
信号（RE）と逆変換指定信号（IE）との論理和演算を行
なうORゲート320の出力が入力されている。

各マッチゲートの出力信号（RD₀、・・・RD₉）は、そ
のまま、出力端子340〜349に出力されると共に、各AND
ゲート310、・・・319により、対応する要求信号（IR₀
〜IR₉）と論理積がとられ、出力信号（IT₀、・・・I
T₉）として出力端子350〜359に出力される。

アドレス変換ゲート150の制御端子（CNT）には、逆変
換指定信号（IE）が入力されている。アドレス変換ゲー
ト150は、逆変換指定信号（IE）が「１」のとき、アド
レスに入力されたグループ番号を出力し、「０」のと
き、入力された変換表アドレスをグループ番号のエンコ
ード情報に変換して出力する。

以下、さらに、詳しく説明する。

今、あるグループ番号に対応した変換表アドレスが入
力され、読み出し指定信号（RE）が「１」になったとす
ると、アドレス変換ゲート150は、変換表アドレスをグ
ループ番号のエンコード値に変換し、各マッチゲート30
0〜309に入力する。各マッチゲートでは、アドレスから
変換されたグループ番号のエンコード値と各エンコード
レジスタ110〜119の値を照合し、一致したマッチゲート
の出力を全て「１」とする。これにより、出力端子340
〜349を介して、変換表の読み出しを行なうことが出来
る。

一方、アドレスにグループ番号が入力され、逆変換指
定信号（IE）が「１」になると、アドレス変換ゲート15
0に入力したグループ番号は、そのまま出力され、各マ
ッチゲートで対応するエンコードレジスタ110〜119の値
と照合される。一致したマッチゲートの出力は、「１」
となり、これと、割込み要求信号（IR₀〜IR₉）との論理
積演算を行なった出力信号（IT₀〜IT₉）は、このグルー
プに割込み要求のあった要求信号を表し、それぞれの出
力端子350〜359に出力される。

このようにして、変換表の読み出しや、割込みグルー
プ番号からの割込み要求信号の割り出し（逆変換）を行
なうことが出来る。

第４図は、第３図における割込み制御回路を用いた割
込み制御回路の構成を示すブロック図である。

割込み処理を要求する各割込み要求元（DV₁、・・・D
Vn）41、42と、第３図の割込み制御回路を設けた割込み
制御回路（以下、INTCと記載）44、CPU43から構成され
る。

INTC44は、各割込み要求元41、42からの割込み要求が
あったとき、割込み要求を割込み優先レベルに対応した
割込みグループに分類し、CPU43に割込み処理を要求す
る。また、CPU43から割込み優先レベルが入力したと
き、このレベルで割込み要求のあった割込み要求信号番
号を出力する。

さらに、第４図において、INTC44は、割込み受付部4
5、レベル変換／逆変換部46、割込み要求部47から構成
されている。レベル変換／逆変換部46には、第３図にお
ける割込み制御回路が組み込まれている。また、割込み
要求部47は、各レベルの要求信号を入力しているプライ
オリティエンコーダ48を有している。

以下、割込み制御回路44の処理動作を説明する。

割込み要求信号が、INTC44に入力されると、割込み受
付部45で、割込み受付処理が行なわれ、レベル変換／逆
変換部46のIR端子（IR₁〜IRn）に入力される。

レベル変換／逆変換部46では、前述のように、割込み
要求信号が対応する割込みのレベル（グループ）に変換
され、割込み要求部47に入力される。

割込み要求部47では、各レベルの要求信号が、プライ
オリティエンコーダ48に入力されており、最も割込み優
先レベルが高い割込み要求をCPU43に出力する。

CPU43は、INTC44からの割込みを受け付けると、逆変
換要求信号を出力すると共に、同時に受け付けた割込み
レベルをアドレスバス49に出力する。

INTC44では、逆変換要求信号とアドレスをレベル変換
／逆変換部46に入力し、入力された割込みレベルで割込
み要求のあった割込み要求信号番号をCPU43に出力す
る。

このように、INTC44を用いて、CPU43は、各割込み要
求元41、42からの割込み処理を実行する。

このような、割込みレベルの設定、変更、読み出し
は、割込みレベル毎にアドレスとデータを入力すること
により行なう。

第５図は、本発明を施した割込み制御回路の第２の実
施例を示すブロック図である。

この割込み制御回路は、第１図におけるデコーダ120
〜129の代わりに、マルチプレクサを用いて、エンコー
ドレジスタの情報を選択して、割込みグループ番号を出
力するものである。

本実施例における割込み制御回路は、変換表アドレス
を割込みグループ番号のエンコード情報に変換するアド
レス変換ゲート（AT）550と、割込み要求信号毎に、割
込みグループ番号のエンコード情報を格納するエンコー
ドレジスタ（R₁、・・・Rn）510〜511と、エンコードレ
ジスタの出力を選択するマルチプレクサ（MPX）520、そ
して、割込み要求信号に対応するデータ（D₁、・・・D
n）と書き込み指定信号（WE）との論理積演算を行なうA
NDゲート500、501から構成されている。

エンコードレジスタ510〜511の各Ｄ端子には、アドレ
ス変換ゲート（AT）550の出力信号が入力され、Ｇ端子
には、ANDゲート500、501の出力、すなわち割込み要求
信号に対応するデータ（D₁、・・・Dn）と書き込み指定
信号（WE）との論理積演算の結果が入力される。

エンコードレジスタ510〜511の出力は、マルチプレク
サ520に入力される。マルチプレクサ520には、この他、
割込み要求信号番号（IR）が、選択信号として入力して
いる。マルチプレクサ520の出力は、割込みグループ番
号として、出力端子（IG）に出力されている。

例えば、割込みグループ番号に対応する変換表アドレ
スと、割込み信号番号に対応するデータが入力し、ライ
ト指定信号が「１」になったとする。その場合には、デ
ータにより「１」に指定された割込み要求信号に対応す
るエンコードレジスタ510〜511に、アドレス変換ゲート
550で、変換表アドレスから変換された割込みグループ
番号のエンコード情報がラッチされる。

また、割込み要求信号（IR）が入力したとき、マルチ
プレクサ520により、対応するエンコードレジスタ510〜
511の情報を選択し、割込みグループ番号としてIG端子
に出力する。

このように、本実施例によれば、出力選択部にマルチ
プレクサを用いることにより、第１図におけるものと同
様な働きを行なうことが出来る。

すなわち、割込みグループ番号で指定された変換表レ
ジスタに、割込み要求信号毎に、割込みグループ番号を
エンコードした情報を設定する。

以上のように、第１および第２の実施例によれば、割
込み要求信号に対して、割込みグループ番号をエンコー
ドした情報をレジスタに持つため、割込みグループ数の
増加に対して、マトリクス上のビットレジスタに代わる
エンコードレジスタの増加は、対数的な増加で済む。ま
た、必然的に、割込み要求信号に対して、割込みグルー
プ番号が一意に対応するため、複雑な手順や回路を追加
することなく、二重登録を防止することが出来る。

〔発明の効果〕

本発明により、必要なビットレジスタの総数を減らし
てコストを削減し、かつ、登録の変更時にも、二重登録
を防止するための特別な手順や回路を必要とせず、効率
の良い変更処理が出来る。

【図面の簡単な説明】

第１図は本発明を施した割込み制御回路の第１の実施例
を示すブロック図、第２図は第１図における割込み制御
回路に用いられる変換表を示す説明図、第３図は第１図
における割込み制御回路にマッチゲートを追加した割込
み制御回路の構成を示すブロック図、第４図は第３図に
おける割込み制御回路を用いた割込み制御装置の構成を
示すブロック図、第５図は本発明を施した割込み制御回
路の第２の実施例を示すブロック図、第６図は従来技術
における交換表を示す説明図である。 21:データの各ビット（D₀〜D₉）,22:割込み要求信号（I
R₀〜IR₉）,23:割込みグループ（IG₀〜IG₅）,41,42:割込
み要求元（DV₁、DVn）,43:CPU,44:INTC,45:割込み受付
部,46:レベル変換／逆変換部,47:割込み要求部,48:プラ
イオリティエンコーダ,49:アドレスバス,50:データバ
ス,61:割込みグループ番号（IG₀〜IGm）,62:アドレス
（AD₀〜ADm）,63:割込み要求信号（IR₀〜IRn）,64:デー
タのビット（D₀〜Dn）,65:ビットレジスタ,100,101,10
9:ANDゲート,110,111,119:エンコードレジスタ（R₀,R₁,
R₉）,120,121,129:デコーダ（DC₀,DC₁,DC₂）,130,131,1
35:ORゲート,140,141,146:出力端子,150:アドレス変換
ゲート（AT）,300,309:マッチゲート（MC₀、MC₉）,310,
319:ANDゲート,320:ORゲート,340,349,350,359:出力端
子,500,501:ANDゲート,510,511:エンコードレジスタ（R
₁、Rn）,520:マルチプレクサ（MPX）,550:アドレス変換
ゲート（AT）,1100〜1102,1110〜1112,1190〜1192:ビッ
トレジスタ（R₀₀〜R₀₂,R₁₀〜R₁₂,R₉₀〜R₉₂）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者新保英男東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内 (56)参考文献特開昭60−151751（ＪＰ，Ａ) 特開昭60−223222（ＪＰ，Ａ) 特開平１−211297（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】任意のＮ個の割込み要求元からの中央処理
装置への割込み要求信号の１つを、該割込み要求信号の
優先順位および処理内容に基づき分けられた、任意のＭ
個の割込みグループの１つに分類する場合において、該割込みグループ番号に対応するアドレスと、各ビット
が蒸気割込み要求信号元に対応するデータとの入力に基
づき、書き換え可能な記憶手段を用いて、上記割込み要
求信号を上記割込みグループに分類する割込み制御回路
であって、上記割込み要求信号を上記割込みグループに分類する場
合に入力される上記割込みグループ番号に対応するアド
レスを、上記割込みグループ番号のエンコード情報に変
換するアドレス変換手段と、上記アドレスと共に入力された上記割込み要求信号元に
対応するデータと書き込み信号の論理積に基づき、Ｎ個
の書き換え可能なエンコードレジスタの１つを選択し、
該選択されたエンコードレジスタに前記アドレス変換手
段で変換されたエンコード情報を書き込む手段を有し、そして、上記割込み要求信号が入力された場合に、入力
された該割込み信号に対応付けられた上記エンコードレ
ジスタを選択して、該エンコードレジスタに格納された
エンコード情報を割込みグループ番号に変換して出力す
る出力選択手段を設けたことを特徴とする割込み制御回
路。