JPS6289158A - 複数プロセツサによるアドレスバス制御方式 - Google Patents
複数プロセツサによるアドレスバス制御方式Info
- Publication number
- JPS6289158A JPS6289158A JP23065485A JP23065485A JPS6289158A JP S6289158 A JPS6289158 A JP S6289158A JP 23065485 A JP23065485 A JP 23065485A JP 23065485 A JP23065485 A JP 23065485A JP S6289158 A JPS6289158 A JP S6289158A
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- JP
- Japan
- Prior art keywords
- processor
- processors
- address
- multiplexer
- registers
- Prior art date
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- Pending
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- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ｉ既要〕
複数個のプロセッサによる共通アドレスバスの制御方式
であって、それらプロセッサに対応して設けられたレジ
スタを、プロセッサ識別信号によって選択し、そのレジ
スタの内容をプロセッサが出力するアドレスに加算して
出力する。
であって、それらプロセッサに対応して設けられたレジ
スタを、プロセッサ識別信号によって選択し、そのレジ
スタの内容をプロセッサが出力するアドレスに加算して
出力する。
本発明は、複数個のプロセッサによる共通アドレスバス
に、各プロセッサが専有するレジスタをプロセッサ識別
信号によって選択し、加算出力する方式に関するもので
ある。
に、各プロセッサが専有するレジスタをプロセッサ識別
信号によって選択し、加算出力する方式に関するもので
ある。
データ処理を高速に行うために、特定処理を専用に行う
プロセッサを共通バスに接続し、それらプロセッサが大
容量のメモリに専用領域を定めて利用する場合、プロセ
ッサが出力するアドレス範囲に、それぞれ所定の数値を
加算して大容量メモリのそれぞれの専用領域を指定する
。
プロセッサを共通バスに接続し、それらプロセッサが大
容量のメモリに専用領域を定めて利用する場合、プロセ
ッサが出力するアドレス範囲に、それぞれ所定の数値を
加算して大容量メモリのそれぞれの専用領域を指定する
。
この加算するアドレスの数値は、それぞれのプロセッサ
の専用レジスタに記憶され、共通アドレスバスに出力さ
れたプロセッサのアドレスに加算されてメモリに送出さ
れる。
の専用レジスタに記憶され、共通アドレスバスに出力さ
れたプロセッサのアドレスに加算されてメモリに送出さ
れる。
即ち、このようにして、共通アドレスバスが高度に利用
することができ、効率のよく制御されることになるが、
特にプロセッサと対応するレジスタを選択する簡易な方
式が要望されている。
することができ、効率のよく制御されることになるが、
特にプロセッサと対応するレジスタを選択する簡易な方
式が要望されている。
第２図は従来の複数個のプロセッサによる共通のアドレ
スバスを制御する方式のブロック図であって、プロセッ
サ１〜４は共通バス５に接続され、プロセッサが出力し
たアドレスは、レジスタ６の内容と加算器７によって加
算され、メモリアドレスとして所定の領域のアドレスを
指定することになる。
スバスを制御する方式のブロック図であって、プロセッ
サ１〜４は共通バス５に接続され、プロセッサが出力し
たアドレスは、レジスタ６の内容と加算器７によって加
算され、メモリアドレスとして所定の領域のアドレスを
指定することになる。
このレジスタ６の内容は例えばプロセッサ１がメモリア
クセスしようとすれば、事前にレジスタ６の内容を対応
するメモリアドレスになるよう所定の数値を格納してお
く。
クセスしようとすれば、事前にレジスタ６の内容を対応
するメモリアドレスになるよう所定の数値を格納してお
く。
この従来の方式では、プロセッサのアドレスに加算する
数値をプロセッサがメモリアクセスする以前に所要の値
を書き込む必要がある。
数値をプロセッサがメモリアクセスする以前に所要の値
を書き込む必要がある。
従って、メモリアクセスのためには、レジスタ６に書き
込む１ステツプの処理が余分に必要で、データ処理時間
がそれだけかかることになる。
込む１ステツプの処理が余分に必要で、データ処理時間
がそれだけかかることになる。
また、レジスタを各プロセッサ専用に設けてもレジスタ
を選択する信号をアドレスバスに乗せるためには、アド
レスビット幅を増やす必要があり、システムで規定され
たアドレスビット幅を増やすことは不可能で、また、そ
の信号をアドレスバスに割り込ませることは、所要のア
ドレス領域の指定を制限することになる。
を選択する信号をアドレスバスに乗せるためには、アド
レスビット幅を増やす必要があり、システムで規定され
たアドレスビット幅を増やすことは不可能で、また、そ
の信号をアドレスバスに割り込ませることは、所要のア
ドレス領域の指定を制限することになる。
第１図の本発明の複数プロセッサによるアドレスバス制
御方式のブロック図に示すように、例えば４個のプロセ
ッサ１〜４の出力が共通アドレスバス５に接続され、レ
ジスタ６１〜６４の出力はマルチプレクサ９に接続され
、プロセッサ識別信号線８、がマルチプレクサ９に接続
され、マルチプレクサ９の出力と共通アドレスバス５が
加算器７に接続される回路構成になっている。
御方式のブロック図に示すように、例えば４個のプロセ
ッサ１〜４の出力が共通アドレスバス５に接続され、レ
ジスタ６１〜６４の出力はマルチプレクサ９に接続され
、プロセッサ識別信号線８、がマルチプレクサ９に接続
され、マルチプレクサ９の出力と共通アドレスバス５が
加算器７に接続される回路構成になっている。
プロセッサ１〜４に対応してレジスタ６１〜６４に所定
の数値が格納され、メモリアクセスするプロセッサの識
別信号がプロセッサ識別信号ｖＡ８を通じ、てマルチプ
レクサ９に送出され、マルチプレクサ９はその識別信号
によってレジスタ６１〜６４を選択し、その内容をプロ
セッサ１〜４の出力するアドレスと加算器７で加算して
メモリに出力する。
の数値が格納され、メモリアクセスするプロセッサの識
別信号がプロセッサ識別信号ｖＡ８を通じ、てマルチプ
レクサ９に送出され、マルチプレクサ９はその識別信号
によってレジスタ６１〜６４を選択し、その内容をプロ
セッサ１〜４の出力するアドレスと加算器７で加算して
メモリに出力する。
本発明では、プロセッサに識別信号、例えば番号をつけ
、識別信号線８によってマルチプレクサが９選択するレ
ジスタを指示することによって、プロセッサ１〜４とそ
の対応レジスタが的確に指示され、且つプロセッサ１〜
４のアドレス出力と同時にその内容がマルチプレクサ９
から出力されることになる。
、識別信号線８によってマルチプレクサが９選択するレ
ジスタを指示することによって、プロセッサ１〜４とそ
の対応レジスタが的確に指示され、且つプロセッサ１〜
４のアドレス出力と同時にその内容がマルチプレクサ９
から出力されることになる。
第１図は本発明の複数プロセッサによるアドレスバス制
御方式の実施例のブロック図である。
御方式の実施例のブロック図である。
例えば４個のプロセッサ１〜４に、識別番号「１」〜「
４」がつけられ、プロセッサ２がアドレスｒＡＪを出力
すると、同時にプロセッサ識別信号線に「２」を出力す
る。
４」がつけられ、プロセッサ２がアドレスｒＡＪを出力
すると、同時にプロセッサ識別信号線に「２」を出力す
る。
プロセッサ１〜４に対応するレジスタ６１〜６４には、
例えばｒｏｂ、ｒｌｏｏＪ、ｒ２００Ｊ。
例えばｒｏｂ、ｒｌｏｏＪ、ｒ２００Ｊ。
ｒ３００Ｊが格納されている。
この場合はマルチプレクサ９はレジスタ６２を選択し、
その内容ｒ１００Ｊを出力する。
その内容ｒ１００Ｊを出力する。
加算器７はプロセッサ２が共通アドレスバス５に出力し
たアドレスｒＡＪとｒｌ ００Ｊとを加算し、アドレス
としてｒＡ＋１００４をメモリに送出する。
たアドレスｒＡＪとｒｌ ００Ｊとを加算し、アドレス
としてｒＡ＋１００４をメモリに送出する。
従って、プロセッサ１〜４は、例えば同じアドレス信号
の範囲の１アドレスｒＡＪを出力しても、メモリにはそ
れぞれ別のアドレス即ち、プロセッサ１の場合はｒＡ＋
Ｏｊ、即ち「Ａ」、プロセッサ２の場合はアドレスｒＡ
＋１００Ｊ、プロセッサ３の場合はアドレスｒＡ＋２０
０Ｊ、プロセッサ４の場合はアドレスｒＡ＋３００Ｊが
出力されることになる。
の範囲の１アドレスｒＡＪを出力しても、メモリにはそ
れぞれ別のアドレス即ち、プロセッサ１の場合はｒＡ＋
Ｏｊ、即ち「Ａ」、プロセッサ２の場合はアドレスｒＡ
＋１００Ｊ、プロセッサ３の場合はアドレスｒＡ＋２０
０Ｊ、プロセッサ４の場合はアドレスｒＡ＋３００Ｊが
出力されることになる。
ｒＡＪを「０」〜「９９」とすれば、各プロセッサのメ
モリ領域は１００アドレスずつ分離して指定することが
できることになる。
モリ領域は１００アドレスずつ分離して指定することが
できることになる。
本発明はまた、上記した複数のプロセッサが共通のアド
レスバスによってメモリをアクセスする場合だけでなく
、プロセッサの出力アドレスに指定レジスタの内容を加
算してプロセッサの出力アドレスと異なる物理アドレス
に変換する場合に用いることができるのは云うまでもな
い。
レスバスによってメモリをアクセスする場合だけでなく
、プロセッサの出力アドレスに指定レジスタの内容を加
算してプロセッサの出力アドレスと異なる物理アドレス
に変換する場合に用いることができるのは云うまでもな
い。
以上述べてきたように、本発明によれば、共通のアドレ
スバスに接続された複数のプロセッサに識別番号をつけ
、アドレス変換するアドレスバス制御方式で実用的には
極めて有用である。
スバスに接続された複数のプロセッサに識別番号をつけ
、アドレス変換するアドレスバス制御方式で実用的には
極めて有用である。
第１図は本発明の複数プロセッサによるアドレスバス制
御方式の一実施例のブロック図、第２図は従来例のブロ
ック図である。 図において、 １〜４はプロセッサ、 ５はアドレスバス、 ６．６１〜６４はレジスタ、 ７は加算器、 ８はプロセッサ識別信号線、 ９はマルチプレクサである。 滞発Ｆ３月／ｌ突オ龜停むフ゛Ｄツ刀刀第１図 ＜２−未４７Ｊ’ ／＋ ７”０−７７ ｆｆｉ第２図
御方式の一実施例のブロック図、第２図は従来例のブロ
ック図である。 図において、 １〜４はプロセッサ、 ５はアドレスバス、 ６．６１〜６４はレジスタ、 ７は加算器、 ８はプロセッサ識別信号線、 ９はマルチプレクサである。 滞発Ｆ３月／ｌ突オ龜停むフ゛Ｄツ刀刀第１図 ＜２−未４７Ｊ’ ／＋ ７”０−７７ ｆｆｉ第２図
Claims (1)
- 【特許請求の範囲】 複数個のプロセッサ（１〜４）と、 該プロセッサ（１〜４）に接続された１個のアドレスバ
ス（５）と、 それぞれの前記プロセッサ（１〜４）に対応して設けら
れたレジスタ（６１〜６４）と、 前記プロセッサ（１〜４）の識別信号を出力するプロセ
ッサ識別信号線（８）と、 該識別信号によって前記レジスタ（６１〜６４）を選択
するマルチプレクサ（９）と、 該マルチプレクサ（９）の出力と、前記プロセッサ（１
〜４）が出力するアドレスとを加算する加算器（７）と
を備え、 前記プロセッサ（１〜４）の出力するアドレスに前記レ
ジスタ（６１〜６４）の内容を加算して出力することを
特徴とする複数プロセッサによるアドレスバス制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23065485A JPS6289158A (ja) | 1985-10-15 | 1985-10-15 | 複数プロセツサによるアドレスバス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23065485A JPS6289158A (ja) | 1985-10-15 | 1985-10-15 | 複数プロセツサによるアドレスバス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6289158A true JPS6289158A (ja) | 1987-04-23 |
Family
ID=16911187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23065485A Pending JPS6289158A (ja) | 1985-10-15 | 1985-10-15 | 複数プロセツサによるアドレスバス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6289158A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298456A (ja) * | 1987-05-28 | 1988-12-06 | Nec Corp | メモリ装置 |
| JPH0546462A (ja) * | 1991-08-21 | 1993-02-26 | Pfu Ltd | マルチｃｐｕのアドレス変換機構 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5334442A (en) * | 1976-09-10 | 1978-03-31 | Oki Electric Ind Co Ltd | Multi-processor system |
| JPS55105763A (en) * | 1979-02-05 | 1980-08-13 | Fanuc Ltd | Address instruction system |
-
1985
- 1985-10-15 JP JP23065485A patent/JPS6289158A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5334442A (en) * | 1976-09-10 | 1978-03-31 | Oki Electric Ind Co Ltd | Multi-processor system |
| JPS55105763A (en) * | 1979-02-05 | 1980-08-13 | Fanuc Ltd | Address instruction system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63298456A (ja) * | 1987-05-28 | 1988-12-06 | Nec Corp | メモリ装置 |
| JPH0546462A (ja) * | 1991-08-21 | 1993-02-26 | Pfu Ltd | マルチｃｐｕのアドレス変換機構 |
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