JPH0322034A - 割込制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要］ 同一レベルの複数の割込要求の優先順位を、それら複数
の割込要求の優先度が均一となるように決定する割込制
御方式に関し、 同一レベルの優先度を持つ複数の割込要求に対して優先
度が均一となるような制御を行うことを目的とし、 コンピュータシステム内で同一レベルの複数の割込要求
の優先順位を決定する割込制御回路において、前記同一
レベルの複数の割込要求の固定的優先順位をそれぞれ異
なる順位で設定する複数の優先順位決定手段と、該複数
の優先順位決定手段からの出力信号のうちの１つの出力
信号を選択し、該出力信号を割込要求として出力する割
込要求選択手段と、該割込要求選択手段による前記複数
の優先順位決定手段からの出力信号の選択を、前記複数
の割込要求の優先度が均一となるように制御する制御手
段とを有するように構成する。

〔産業上の利用分野〕

本発明はコンピュータシステムやマイクロプロセッサに
おける割込制御方式に係り、さらに詳しくは、同一レベ
ルの複数の割込要求の優先順位を、それら複数の割込要
求の優先度が均一となるように決定する割込制御方式に
関する。

〔従来の技術〕

コンピュータシステムやマイクロプロセッサにおいて、
例えば中央制御装置に対する複数の割込要求の優先順位
の決定は、従来例えば時分割制御で行われていた。すな
わちコンピュータシステム内のメモリなどに割込要求を
保持する領域を設け、特定のタイミングでその領域に対
して記憶指示が与えられる。そしてその時に記憶された
割込要求が優先順位に従って順次処理され、全部の処理
が終了した時点で新たに割込要求の取込が行われる。

このように、従来の方式では割込要求保持領域に対する
記憶指示が与えられるタイミングで記憶された割込要因
の優先順位は固定的に割当てられており、優先順位が上
位の割込要因が発生している場合には下位の割込要因の
処理は必ず上位の割込要求の処理後に行われていた。

〔発明が解決しようとする課題〕

上述のような従来の割込優先順位決定方式においては、
下位の割込要求に対する処理は常に上位の割込要求の処
理が終了してからでなければ行われず、下位に割当てら
れた割込要求の処理は常に待たされるという問題点があ
った。

例えば、コンピュータシステムの入出力チャネルに複数
のデバイスが接続されているような場合には、どのデバ
イスからの割込要求に一対しても優先順位が均一となる
ような処理が行われる必要がある。しかしながら，例え
ば磁気ディスクとプリンタなどのようにデバイスの処理
速度に大きな差がある時には、処理の高速なディスク装
置によってチャネルが専有され、速度の遅いプリンタか
らの割込要求は受付けられないという問題点もあった。

本発明は、同一レベルの優先度を持つ複数の割込要求に
対して優先度が均一となるような制御を行うことを目的
とする。

〔課題を解決するための手段〕

第１図に本発明の原理ブロック図を示す。同図はコンピ
ュータシステムやマイクロプロセッサの内部で同一レベ
ルの複数の割込要求があった場合に、それらの要求の優
先順位を決定する割込制御回路の原理ブロック図である
。

同図において、複数の優先順位決定手段１ａ，ｌｂ，ｌ
ｃ，　　・・・は同一レベルの複数の割込要求に対する
優先順位をそれぞれ異なる順位で固定的に設定するもの
である。４つの要求の，■，■及び■が各優先順位決定
手段にそれぞれ入力される場合には、例えば優先順位決
定手段１ａには■，■，■，■の優先順位が設定され、
優先順位決定千段１ｂには■，■．■，■の順序で、ま
た優先順位決定手段１ｃには■，■，■，■の順序で、
さらに優先順位決定手段１ｄには■，■，■，■の順序
で優先順位が設定される。

割込要求選択千段２は複数の優先順位決定手段ｌａ，ｌ
ｂ，ｌｃ，　　・・・からの出力信号のうちの１つを割
込要求として出力するものである。制御手段３は割込要
求選択千段２からの割込要求の出力にあたって、前述の
同一レベルの複数の割込要求の，■，■及び■の優先度
が均一となるように、割込要求選択手段２が複数の優先
順位決定手段１ａ，ｌｂ，ｌｃ．　　・・・の出力のう
ちいずれか１つを選択するように制御する。

〔作　　　　用〕

本発明においては同一レベルの複数の割込要求の優先度
が均一となるように割込要求の優先順位が決定される。

第ｌ図で、例えば割込要求の，■，■，■が同時にそれ
ぞれ優先順位決定手段１ａ，ｌｂ，ｌｃ及び１・ｄに入
力された場合には、優先順位決定手段１ａからは要求の
、１ｂからは■、Ｌｃからは■、さらにｌｄからは要求
■が出力されることになる。

これらの要求は割込要求取込のタイミングにおいて割込
要求選択手段２によって選択されるが、その選択が、制
御千段３の制御により例えば第１の取込タイミングでは
優先順位決定千段１ａの出力が選択され、次のタイミン
グではｉｂの出力、第３のタイミングではｌｃの出力、
さらに第４のタイミングでは１ｄの出力が選択されると
いうように周期的に、またあるタイミングで選択された
要求は次のタイミングでは最下位の優先順位となるよう
に行われることにより、複数の割込要求の，■，■，■
の取込とその処理が均一の優先度で行われることになる
。

ここでは要求が■，■，■，■の順序で処理される例を
説明したために、割込要求■の優先度が要求■．■及び
■の優先度より高いような印象を与えるが、実際にはど
のタイミングを最初として考えるかによってその印象は
異なり、また４つの要求■〜■が常に同時に入力すると
いうわけでもないために、割込要求選択手段２による選
択が周期的に行われることにより、複数の割込要求の優
先度は均一となる。

［実　　施　　例］ 第２図に本発明の割込制御方式を用いるコンピュータシ
ステムの実施例の全体構成ブロック図を示す。同図にお
いて、システムは複数の割込要求ｉｆｆｌＢ　Ｃｏ　，
　　Ｂ　Ｃ＋　，　　Ｂ　Ｃ２及びＢ　Ｃｌ　　（　４
　ａ　〜４ｄ）、割込優先順位決定回路（ＡＲＢＴ）５
、及びマイクロプロセッサユニット（ＭＰＵ）６から構
成される。

第２図において、各割込要求源（ＢＣ）と割込優先順位
決定回路（ＡＲＢＴ）５の間では、ＢＣから信号ＢＲＱ
により割込要求が行われ、それに対してＡＲＢＴ５から
信号ＢＧＲが転送されることにより割込の受付が行われ
る。ＡＲＢＴ５とＭＰＵ６の間では、ＡＲＢＴ５から信
号ＨＲＥＱによって割込要求が行われ、それに対してＭ
ＰＵ６から信号ＨＡＣＫにより割込の受付が行われる。

またＭＰＵ６からの信号ＡＲＢＴ．ＥＮＢＬにより割込
要求のサンプルタイミングの指定が行われる。

第２図において、例えばＢＣｏ４ａに割込要因が発生す
ると、ＢＣｏ４ａはＡＲＢＴ５に対して割込要求信号Ｂ
　Ｒ　Ｑ　ｏを発生する。これに対してＡＲＢＴ５は他
の割込要求ｉ　（ＢＣ）からの割込要求との間で優先順
位決定を行うとともに、ＭＰＵ６に対して割込要求信号
ＨＲＥＱを発生する。

この時ＭＰＵ６側で割込受付可能であればＭＰＵ６は割
込受付信号ＨＡＣＫをＡＲＢＴ５に対して転送する。こ
れによりＡＲＢＴ５は割込可能を認識するとともに、先
に優先順位決定で第１順位として選択した割込要求源Ｂ
Ｃに対して割込受付信号ＢＧＲを応答信号として転送す
る。

第３図は、第２図の全体構威ブロック図における割込要
求とそれに対する受付の動作をタイムチャートに表した
ものである。同図において割込要求源ＢＣのいずれかか
ら割込要求信号ＢＲＱが入力されると、その要求がＡＲ
ＢＴ．ＥＮＢＬのタイξングで割込優先順位決定回路Ａ
ＲＢＴ５によりサンプリングされ、ＡＲＢＴ５は割込要
求の存在を認識すると、ＭＰＵ６に対して割込要求信号
ＨＲＥＱを発行する。そしてＡＲＢＴ５はＭＰＵ６から
の割込受付信号ＨＡＣＫを認識した時点で割込要求源Ｂ
Ｃに対して割込受付信号ＢＧＲの応答を行う。

第４図は、第２図における割込優先順位決定回路（ＡＲ
ＢＴ）の実施例の全体構戒を示すブロソク図である。同
図において、ＡＲＢＴ５は外部とのインタフェース制御
を行うＥＸＴ　ＩＮＴＦ７、第２図における４つの割込
要求ａ４ａ〜４ｄ（Ｂｃ）からの割込要求信号ＢＲＱｏ
−ｔ３ＲＱ３に対ずる優先順位決定を行うプライオリテ
ィチェンク部８、及びプライオリティチェンク部８に対
して選択信号を出力するコントロール部９から構威され
る。

第４図においてＥＸＴ　ＩＮＴＦ７には各割込要求源（
ＢＣ）からの割込要求信号ＢＲＱが人力し、それに対し
て割込受付信号ＢＧＲが出力される。また割込要求のサ
ンプルタイミングを指定する信号ＡＲＢＴ．ＥＮＢＬが
入力しその時点で割込要求がある場合にはＭＰＵ６に対
する割込要求信号ＨＲＥＱが出力され、さらにＭＰＵ６
からは割込受付信号ＨＡＣＫが入力される。ＥＸＴ　Ｉ
ＮＴＦ７とブライオリティチェック部８との間では割込
要求源（ＢＣ）からの割込要求信号ＢＲＱがＥＸＴ　Ｉ
ＮＴＦ７からプライオリティチェック部８に出力され、
それに対して割込受付信号ＢＧＲがプライオリテイチェ
・ンク部８から出力される。この割込受付信号ＢＧＲは
同時にコントロール部９にも入力される。これは後述す
るようにあるサンプルタイミングでプライオリティチェ
ック部８によって選択された割込要求の優先順位を次の
タイミングでは最下位とするためである。またコントロ
ール部９にはＥＸＴ　ＩＮＴＦ７から割込要求のサンプ
ルタイミングを指定する信号ＡＲＢＴ．ＥＮＢＬが人力
される。

第５図は割込優先順位決定回路（ＡＲＢＴ）５のＥＸＴ
　ＩＮＴＦ７　（外部インタフェース）の構或を示す回
路図である。外部インタフェース（ＥＸＴ　ＴＮＴＦ）
　７は各割込要求源（ＢＣ）からの割込要求信号ＢＲＱ
が入力されるＯＲ回路１０、○Ｒ回路ＩＯからの出力が
Ｄ端子に入力されるデータフリツプフロップ（Ｄ−ＦＦ
）１　１、ＭＰＵ６からの割込要求のサンプルタイミン
グを指定する信号ＡＲＢＴ．ＥＮＢＬとクロックパルス
が入力し、Ｄ−ＦＦＩＩのクロツク端子（ＣＬＫ）への
信号を出力するＡＮＤ回路ｌ２、及び各割込要求源（Ｂ
Ｃ）へ割込受付信号ＢＧＲを出力するための４つのＡＮ
Ｄ回路１３ａ−１３ｄからなっている。

第５図において、割込要求［（ＢＣ）からの割込要求信
号のいずれかがＯＲ回路１０に入力されると、その要求
はサンプルタイミング指定信号ＡＲＢＴ．　ＥＮＢＬの
ＡＮＤ回路１２への人力の時点でＤＦＦＩＩからＭＰＵ
６への割込要求償号ＨＲＥＱとして出力される。同時に
各割込要求源（ＢＣ）からの割込要求信号ＢＲＱは第４
図のブライオリティチェック部８へも出力される。さら
にサンプルタイミングの指定信号ＡＲＢＴ．　ＥＮＢＬ
はコントロール部９へも出力される。プライオリティチ
ェック部８によって決定された優先順位に応じた信号が
４つのＡＮＤ回路１３ａ〜１３ｄの各入力端子に入力さ
れ、また各ＡＮＤ回路の他の入力端子にはＭＰＵ６から
の割込受付信号ＨＡＣＫが入力される。すなわち信号Ｈ
ＡＣＫは各割込要求ａ（ＢＣ）に対する割込受付信号Ｂ
ＧＲを有効化するための信号である。

第６図は、第４図におけるブライオリティチェンク部８
の実施例の全体構成を示すブロック図である。プライオ
リテイチェック部８は同図のように４つのプライオリテ
ィチェンク回路１４ａ−１４ｄ、及び４つのマルチプレ
クサ（ＭＰＸ）１５ａ−１５ｄから構成される。４つの
プライオリティチェンク回路１４ａ〜１４ｄ及び４つの
マルチプレクサ１５ａ−１５ｄの内部構或はそれぞれ全
く同一である。

プライオリティチェック回路１４ａ〜１４ｄはそれぞれ
Ｏ〜３の４つの人力端子への入力信号に対してＯの端子
への信号を最優先とする優先順位判定を行い、最も優先
順位の高い信号を１つだけ出力側に出力する。例えばプ
ライオリティチェ．ツタ回路１４ａの０〜３の人力端子
には各割込要求源（ＢＣ）からの割込要求信号ＢＲＱ．
〜Ｂ　Ｒ　Ｑ　２がそれぞれ人力されている。各プライ
オリティチェック回路のＯ〜３の出力端子から出力され
る信号は０〜３の入力端子に入力される信号にそれぞれ
対応する。

例えばプライオリティチェック回路１４ａに対する人力
信号のうちＢＲＱ．とＢＲＱ］がＨとなった場合には出
力側からはｌの出力端子のみから信号が出力され、マル
チプレサ１５ｂのａの人力端子に信号が人力される。プ
ライオリティチェンク回路回路１４ａは信号Ｂ　Ｒ　Ｑ
　ｏを最高の′優先順位、信号ＢＲＱ３を最低の優先順
位として、人力される信号のうち最も優先度の高い信号
が入力される端子に対応する出力端子から信号を出力す
るものであるが、１４ｂは信号ＢＲＱ，を最高としＢＲ
Ｑ２　，ＢＲＱＩ　，ＢＲＱｏの順序、１４ｃはＢＲＱ
２を最高、次にＢＲＱｚ　，ＢＲＱｏ　，ＢＲＱ１の順
序、１４ｄはＢＲＱ３を最高、次にＢＲＱｏ　，ＢＲＱ
＋　，ＢＲＱ２の順序で優先順位判定を行う。

４つのマルチプレクサ１５ａ−１５ｄは、前述のように
それぞれ全く同一の内部構或を持っており、それぞれ４
つの人力端子ａ　−　ｄへの入力信号のうちの１つを選
択して、その信号を出力する。

マルチプレクサ（ＭＰＸ）１５ａ〜１５ｄからの出力信
号は、それぞれ割込要求源（ＢＣ）への割込受付信号Ｂ
　Ｇ　Ｒ　ｏ　＝　Ｂ　Ｇ　Ｒ　３となる。ＭＰＸＩ５
ａ〜１５ｄの切換制御は、第４図のコントロール部９か
らの選択制御信号（ＳＥＬ＃。，＃ｌ）により制御され
る。あるタイミノグでは例えばＭＰＸ１５ａ−１５ｄの
入力端子ａからの人力信号がそれぞれ出力される。また
別のタイξングでは、例えば入力端子Ｃからの入力信号
が各出力端子に出力される。

第７図はプライオリティチェック回路１４ａ〜１４ｄの
内部構或を示す回路図である。同図において、各プライ
オリティチェック回路はインバータ１６、２人力ＮＯＲ
回路１７、３人力ＮＯＲ回路１８、及び３つのＡＮＤ回
路１９ａ−１９ｃから構成される。この回路は、前述の
ようにＯ〜３の入力端子への入力信号のうちで最も優先
順位の高い入力信号に対応する出力端子から信号を出力
するものであり、０を最高の優先順位としている。

第８図は第７図のプライオリティチェック回路の真理値
表である。同図において最高の優先順位である入力端子
０へ“１”゜が入力すると出力端子０からの出力信号の
みが“ｌ”となり、他の出力端子からの出力は゜゜０゛
″となる。この場合入力端子１〜３の端子への入力信号
はドントヶア、すなわち“０”′と“ｌ”のどちらでも
かまわない。

例えば入力端子０〜３への入力信号がそれぞれ“１′，
“１′”，“０゛，“′１′である場合には、出力端子
０からの出力は“１　”となる。これに対して人力端子
Ｏからの人力信号゛１゜゜がインハータｌ６によって反
転されてＡＮＤ回路１９ａに人力されるために、入力端
子１への入力信号が“１′゛であるにもかかわらず出力
端子ｌからの出力は“０”となる。また２人力ＮＯＲ回
路１７への入力はともに゛１′であり、その出力は“０
゛となるために、入力端子２からの入力信号の値にかか
わらずＡＮＤ回路１９ｂからの出力信号としての出力端
子２からの出力は“０゛となる。同様に３人力ＮＯＲ回
路ｌ８からの出力信号も“０゜゜となり、入力端子３か
らの入力信号の如何にかかわらず出力端子３からの出力
が“０”となる。

第９図は、第４図のコントロール部９からの選択制御信
号によって切換制御されるマルチプレクサ（ＭＰＸ）１
５ａ〜１５ｄのそれぞれの構或を示す回路図である。Ｍ
ＰＸはコントロール部９からの選択制御信号ＳＥＬ＃Ｏ
，＃ｌがそれぞれ入力する２つのインパータ２０ａ及び
２０ｂ，２つの選択制御信号ＳＥＬ＃ｏ　，＃ｌ及びそ
れらの反転信号のうちの２つの信号が入力する４つのＡ
ＮＤ回路２１ａ〜２１ｄ、切換制御の対象となる入力信
号が一方の端子に、またＡＮＤ回路２１〜ａ〜２１ｄの
出力信号が他方の端子に入力される４つのＡＮＤ回路２
２ａ〜２２ｄ１及び４人力ＯＲ回路２３から構威される
。

前述のようにＭＰＸ　１　５　ａ〜１５ｄは選択制御信
号ＳＥＬ＃ｏ　，＃＋の値に応じて４つの入力端子ａ　
−　ｄからの入力信号のうちの１つを選択して出力端子
Ｘから出力するものである。第１０図は選択制御信号の
値に対応して出刀される信号を示す。信号Ｓ　Ｅ　Ｌ　
＃ｏ　．　＃＋がともに“ｏ′゛であるときには、第９
図の２つのインハータ２０ａ，２０ｄの出力がともに゛
ｌ″゛となりＡＮＤ回路２１ｄの出力が“１゛となるた
めに、人カ端子ａからの信号がＡＮＤ回路２２ａ及びＯ
Ｒ回路２３を介して出力端子Ｘから出刀される。また信
号ＳＥＬ＃０が“Ｏ”、＃まが“１゜゜であるときには
ＡＮＤ回路２１ｃの出カが“１゜゛となり、人カ端子ｂ
からの信号が出力される。同様に信号＃０が“′１”、
＃宜が゛Ｏ　＋＋のときには人カ端子Ｃからの信号が、
また＃０と＃１がともに“ビであるときには入力端子ｄ
からの信号力咄カ端子Ｘから出力される。

第１１図は、第４図のコントロール部９の構成を示す回
路図である。コントロール部９は、割込優先順位決定回
路（ＡＲＢＴ）５が各割込要求源（ＢＣ）に発行する割
込受付信号のうちＢＧＲ，とＢＧＲ２とが入カする。ま
たＢ　Ｇ　Ｒ　ｏとＢＧＲ２とが入力する２つのＯＲ回
路２４ａ，２４ｂ，ＢＧ　Ｒ　３が人力するインバータ
２５、一方の人力端子にインバータ２５の出力が、他方
の入力端子にそれぞれＯＲ回路２４ａと２４ｂの出力が
人力する２つのＡＮＤ回路２６ａ，２６ｂ、これらのＡ
ＮＤ回路の出力がＤ端子に人力される２つのＤＦＦ２７
ａ，２７ｂ，及び割込要求のサンプルタイξングを指定
する信号ＡＲＢＴ．ＥＮＢＬとクロックパルスが入力さ
れ、２つのＤ−ＦＦ２．７ａ，２７ｂのクロック端子（
ＣＬＫ）に信号を出力するＡＮＤ回路２８により構威さ
れる。なお、２つのＤ−ＦＦ２７ａ，２７ｂのリセット
は一般的にシステム立ち上げ時、または初期化時に行わ
れる。

第１１図のコントロール部は、前述のように第６図のマ
ルチプレクサ（ＭＰＸ）　　１　５　ａ−１　５　ｄに
対する選択制御信号を出力するが、その制御は複数の割
込要求源（ＢＣ）からの割込要求の優先度が均一となる
ように、すなわちあるタイミングで受付られた割込要求
は次のタイミングでは最下位の優先順位となるように行
われる。

？１１図で割込受付信号ＢＧＲｆｆが“１”となってい
るときには割込要求源ＢＣ■　（４ｄ）からの割込要求
が受付られたことになるので、次のタイミングでは割込
要求源ＢＣｏ（４ａ）からの割込要求ＢＲＱ．を受付る
ように制御される。すなわちＢ　Ｇ　Ｒ　３が１である
ときにはインバータ２５の出力は“０゛となり、２つの
ＡＮＤ回路２６ａ，２６ｂの出力はともに“０′゛とな
るので、次のサンプルタイミングでの信号ＡＲＢＴ．Ｅ
ＮＢＬが入力した時点で２つの制御信号ＳＥＬ＃。、＃
１の値はともに゛０゜゛となり、第１０図に示すように
、このときにはマルチプレクサ（ＭＰＸ）への人力信号
のうちで端子ａからの信号が出力される。第６図におい
て、ＭＰＸ１５ａの入力端子ａにはプライオリティチェ
ック回路１４ａの出力端子Ｏから信号が入力されており
、１４ａへの対応する入力端子からの入力信号、すなわ
ちＢＲＱＯが“１”′となればその信号はＭＰＸ　１　
５　ａから割込受付信号ＢＧＲＯとして出力されること
になる。

第１１図において、信号ＢＧＲＯが“１″であるとき、
すなわち信号ＢＲＱｏが受付られた後の次のサンプルタ
イξングにおいては、選択制御信号ＳＥＬ＃。．＃，の
値はそれぞれ“０′゜，“１′゛となり第ｌＯ図に示す
ようにマルチプレクサからは入力端子ｂへの入力信号が
出力される。次のタイミングでは信号Ｓ　Ｅ　Ｌ＃ｏ　
，　＃＋　の値はそれぞれ゛ｌ”，゛Ｏ”となり、マル
チプレクサへの人力信号のうち人力端子Ｃへの信号が出
力される。

さらにその次のタイミングでは２つの選択制御信号の値
はともに゛１”となり、入力端子ｄへの信号がマルチプ
レクサから出力される。この最後の時点で割込要求信号
ＢＲＱ３が受付られたことになり、割込受付信号ＢＧＲ
３が“ｌ”となっている。なお第３図のタイムチャート
で、割込受付信号ＢＣ，Ｒは次の割込要求のサンプルタ
イξングを指定する信号ＡＲＢＴ．ＥＮＢＬが人力され
る時点までその値を保持することになる。

第１２図は４つの割込要求源ＢＣＯ〜ＢＣ３（４ａ〜４
ｄ）から割込要求が全て発生している場合の割込受付信
号ＢＧＲの発行タイξングを示すタイムチャートである
。同図において、コントロール部９から出力される選択
制御信号Ｓ　Ｅ　Ｌ　＃。，＃．の値がＭＰＵ６からの
サンプルタイミング指定信号ＡＲＢＴ．ＥＮＢＬの人力
タイミングで変化し、その値に依存して割込受付信号Ｂ
ＧＲがそれぞれの割込要求源に出力される。このとき選
択制御信号Ｓ　Ｅ　Ｌ＃ｏ　，　＃＋　の値は、前述の
ように直前に発行された割込受付信号ＢＧＲがどの割込
要求に対応するものかによって決定される。

最後に実施例の全体の動作を２つの場合を例として説明
する。第１の場合は第６図において４つの割込要求信号
ＢＲＱの全でが゜゛１゛′となっている場合である。こ
の場合には４つのプライオリティチェツク回路１４ａ〜
１４ｄのそれぞれの出力端子Ｏからの信号が“１゜”と
なる。そしてその出力は、１４ａからは割込要求信号Ｂ
ＲＱｏ、１４ｂからはＢＲＱ＋、１４ｃからはＢＲＱ２
、１４ｄからはＢＲＱ３となる。このとき各マルチプレ
クサ（ＭＰＸ）１５ａ〜１５ｄの出力は選択制御信号Ｓ
ＥＬ＃。．＃１の値に依存するが、この直前に割込要求
ＢＲＱ３が受付られたものとすると、第１１図で説明し
たように、制御信号ＳＥＬ＃ｏ，＃１の値はともに“０
゛となり、第１０図に示すようにマルチプレクサからは
入力端子ａへの入力信号が出力される。そこでこの場合
にはＭＰＸＩ５ａのみから信号が出力され、割込受付信
号ＢＧＲ．となる。以後信号ＡＲＢＴ．ＥＮＢＬが入力
するたびに制御信号Ｓ　Ｅ　Ｌ＃ｏ　，　＃＋の値が変
化し、割込要求信号ＢＲＱＩ　，ＢＲＱ２及びＢＲＣｈ
に対する受付信号ＢＧＲ＋　，ＢＧＲ２及びＢ　Ｇ　Ｒ
　３が順次出力される。

第２の場合として、割込要求信号のうちＢＲＱ，とＢＲ
Ｑ３とが゛１゛となった場合の動作を説明する。この場
合には、プライオリティチェック回路１４ａの出力端子
ｌから割込要求信号ＢＲＱ，、１４ｂの出力端子０から
ＢＲＱ＋、１４ｃの出力端子１からＢＲＱ３、また１４
ｄの出力端子０からＢＲＱ，ｌが出力される。このとき
第１の場合と同様に選択制御信号Ｓ　Ｅ　Ｌ　＃ｏ　，
　＃＋の値がともに“０”であるとすると、４つのＭＰ
Ｘ１５ａ〜１５ｄの入力端子ａからの信号が出力される
。そこでＭＰＸ　１　５　ｂへの入力信号のみが有効と
なり、これが割込受付信号ＢＧＲＩ　として出力される
。

その後選択制御信号ＳＥＬ＃ｏが“１゛、＃，が“０′
゜となった時点で各ＭＰＸの入力端子Ｃへの信号が各Ｍ
ＰＸから出力されることになりＭＰＸ１５ｄから割込受
付信号ＢＧＲｚが出力される。

〔発明の効果］ 以上詳細に説明したように、本発明によれば、複数の割
込要求源を備えた装置においてそれぞれの割込要因に対
する優先順位をダイナξツクに切り換えることができ、
複数の割込要求に対して均一優先度で効率的に優先度切
換を行うことができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の割込制御方式を用いるコンピュータシ
ステムの実施例の全体構戒を示すプロツク図、 第３図は割込要求とそれに対する受付動作の実施例のタ
イムチャート、 第４図は割込優先順位決定回路（ＡＲＢＴ）の実施例の
全体構戒を示すブロック図、 第５図は外部インタフェース（ＥＸＴ　ＩＮＴＦ）の実
施例の構戒を示す回路図、 第６図はプライオリティチェック部の実施例の全体構成
を示すブロック図、 第７図はプライオリティチェック回路の実施例の構戒を
示す回路図、 第８図はプライオリティチェック回路の実施例の真理値
表を示す図、 第９図はマルチプレクサ（ＭＰＸ）の実施例の構成を示
す回路図、 第１０図は選択制御信号に応じてマルチプレクサから出
力される信号を示す図、 第１１図はコントロール部の実施例の構或を示す回路図
、 第１２図は割込受付信号の発行動作の実施例のタイムチ
ャートを示す図である。 ４ａ〜４ｄ・・・割込要求源（ＢＣ）、５・・・割込優
先ｊ頃位決定回路（ＡＲＢＴ）、６・・・マイクロプロ
センサ（ＭＰＵ）、７・・・外部インタフェース（ＥＸ
Ｔ　ＩＮＴＦ）、８・・・プライオリティヂエック部、 ９・・・コントロール部、 １４ａ　〜１４ｄ ・・・プライオリティチェツク回路、

Claims (1)

1. 【特許請求の範囲】 コンピュータシステム内で同一レベルの複数の割込要求
   の優先順位を決定する割込制御回路において、 前記同一レベルの複数の割込要求の固定的優先順位をそ
   れぞれ異なる順位で設定する複数の優先順位決定手段（
   １ａ、１ｂ、・・・）と、 該複数の優先順位決定手段（１ａ、１ｂ、・・・）から
   の出力信号のうちの１つの出力信号を選択し、該出力信
   号を割込要求として出力する割込要求選択手段（２）と
   、 該割込要求選択手段（２）による前記複数の優先順位決
   定手段（１ａ、１ｂ、・・・）からの出力信号の選択を
   、前記複数の割込要求の優先度が均一となるように制御
   する制御手段（３）とを有することを特徴とする割込制
   御方式。