KR100267783B1 - 디엠에이(dma)제어신호발생회로 - Google Patents

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Abstract

디엠에이 제어신호 발생회로에 관한 것으로서, 원-칩 콘트롤러에서 출력되는 리셋신호 및 칩선택신호를 클럭으로 입력하여 토글하는 플롭플롭과, 플립플롭에서 출력되는 출력값을 반전시키는 인버터와, 인버터의 출력값과 입·출력부의 데이터 요구신호를 인가받아 DMA 제어신호 단자로 출력하는 낸드 게이트와, 낸드 게이트에서 출력되는 출력값을 반전시켜 입·출력부의 칩선택단자로 출력하는 인버터를 구비하여 원-칩 콘트롤러의 칩선택신호를 이용하여 파라메타 레지스터 설정시와 DMA 동작시를 정확히 구분하여 입·출력부의 오동작을 방지하고, 입·출력부의 데이타를 DMA로 처리함으로써 입·출력부와 메모리 사이의 데이타 전송속도를 높일 수 있도록 한 것이다.

Description

디엠에이(DMA) 제어신호 발생회로{Circuit for generating DMA control signal}
본 발명은 원-칩 콘트롤러를 채용한 장치에 관한 것으로서, 특히 DMA 제어신호 발생부의 구성을 보다 간략화하는데 적당한 디엠에이(DMA) 제어신호 발생회로에 관한 것이다.
도 1은 일반적인 원-칩 콘트롤러를 채용한 장치의 구성도이다.
도 1를 참조하면, 일반적인 원-칩 콘트롤러를 채용한 장치는 어드레스 버스와 데이터 버스를 통해 전달되는 신호를 받아 분석하고 연산하여 데이터 버스를 통해 시스템 전체를 제어하는 원-칩 콘트롤러(10)와, 시스템 전체를 총괄하는 제어프로그램이 저장되어 필요시엔 상기 어드레스 버스와 데이터 버스를 통해 출력하는 롬(ROM)(11)과, 어드레스 버스를 통해 전달되는 신호를 저장하고 필요시 데이타 버스를 통해 출력하는 램(RAM)(12)과, 상기 롬(11) 및 램(12)의 내부기억 장치와 외부기억 장치 사이에서 고속이고 다량으로 데이터를 주고 받는 DMA 제어신호 발생부(13)와, 시스템 전체를 제어하는 원-칩 콘트롤러(10)의 제어신호에 따라 입·출력 신호를 보내는 입·출력(I/O)부(14)로 구성된다.
상기 DMA 제어신호 발생부(13)는 도 2에 나타낸 바와 같이, 원-칩 콘트롤러(10)에서 출력되는 칩선택신호(
Figure pat00028
)를 클럭신호로 인가받아 D의 입력신호의 반대 신호(
Figure pat00029
)를 제 1 낸드(NAND) 게이트(20)로 출력하는 제 1 D플립플롭(21)과, 입·출력부(14)에서 요구하는 데이타 요구신호(DRQ)를 클럭신호로 인가받아 D의 입력신호를 제 1 낸드 게이트(20)로 출력하는 제 2 D플립플롭(22)과, 제 1 D플립플롭(21)에서 출력되는 신호(
Figure pat00030
)와 원-칩 콘트롤러(10)에서 출력되는 리셋신호(
Figure pat00031
)를 인가받아 제 2 D플립플롭(22)으로 초기화 신호(CL)를 보내는 제 2 낸드 게이트(23)와, 제 1 낸드 게이트(20)에서 출력되는 신호를 인가받아 출력값을 반전시켜 주는 인버터(24)와, 원-칩 콘트롤러(10)에서 출력되는 칩선택신호(
Figure pat00032
)를 제 1 낸드 게이트(20)에서 출력되는 신호에 따라 칩선택단자(
Figure pat00033
) 및 DMA 제어신호 단자(
Figure pat00034
)로 출력하는 제1 3스테이트(State) 버퍼(25) 및 제2 3스테이트 버퍼(26)로 구성된다.
이와 같이 구성된 일반적인 원-칩 콘트롤러를 채용한 장치의 동작을 설명하면 다음과 같다.
먼저, 입·출력부(14)내의 파라메터 레지스터 모드를 설정할 경우, 원-칩 콘트롤러(10)는 파라메터 레지스터의 모드 설정값을 롬(11)에서 읽어 입·출력부(14)로 보낸다.
이때, 상기 입·출력부(14)가 직접 메모리 액세스(DMA)를 요구하지 않았기 때문에 상기 입·출력부(14)의 데이터 요구신호(DRQ)단자가 하이(High)로 되어 있어, 도 2에 도시된 바와 같이, 제 2 D플립플롭(22)의 Q단자는 초기상태 로우(Low)를 유지한다.
그러면, 상기 제 2 D플립플롭(22)의 Q단자 출력인 로우신호가 제 1 낸드 게이트(20)로 입력된다.
상기 제 1 낸드 게이트(20)의 출력이 로우이면, 제1 3스테이트 버퍼(25)가 동작 가능하게 되어 칩선택신호(
Figure pat00035
)를 입·출력부(14)의 칩선택단자(
Figure pat00036
)로 보낸다.
또한, 상기 제 1 낸드 게이트(20)의 출력이 로우이면, 제2 3스테이트 버퍼(26)는 인버터(24)의 출력이 하이로 됨에 따라 하이 상태가 되어, 상기 칩선택신호(
Figure pat00037
)를 입·출력부(14)의 DMA 제어신호 단자(
Figure pat00038
)로 보내지 않는다.
따라서, 상기 입·출력부(14)가 직접메모리 액세스(DMA)요구를 하지 않는 한 상기 칩선택신호(
Figure pat00039
)는 제1 3스테이트 버퍼(25)를 통해 상기 입·출력부(14)의 칩선택단자(
Figure pat00040
)에 연결되어 있으므로 파라메타 레지스터를 설정할 수 있게 된다.
상기 상태인 경우, 상기 제 1 D플립플롭(21)의 출력은 제 1 낸드 게이트(20)의 영향으로 항상 크리어 되어 있어 그 반전 출력단(
Figure pat00041
)은 하이로 된다.
여기서, 상기 입·출력부(14)가 램(12)과의 직접 메모리 액세스 동작을 하기 위해 상기 원-칩 콘트롤러(10)로 데이터 요구신호를 보내면, 상기 제 2 D플립플롭(22)의 클럭단자에 로우 신호가 입력되어 그의 비반전 출력단자(Q)가 로우에서 하이로 변하게 된다.
상기 제 2 D플립플롭(22)의 Q단자가 하이로 되면 상기 입·출력부(14)의 DMA 제어신호 단자(
Figure pat00042
)에 인가된다.
이와 같이 구성된 원-칩 콘트롤러를 채용한 장치는 DMA 제어신호 발생회로가 2개의 플립/플롭으로 구성되어 있어 구성이 복잡하고, 그에 따른 칩 사이즈 및 코스트가 증가하는 문제점이 있었다.
본 발명은 이와 같은 종래기술에 따른 문제점을 해결하기 위하여 안출한 것으로서, DMA 제어신호 발생회로의 구성을 보다 간략화하여 구성을 간소화하고, 칩 사이즈 및 코스트를 절감시킬 수 있는 디엠에이 제어신호 발생회로를 제공함에 있다.
도 1은 일반적인 원-칩 콘트롤러를 채용한 장치의 구성도,
도 2는 도 1의 DMA(Direct Memory Access) 제어신호 발생부의 상세회로도,
도 3은 본 발명에 따른 DMA 제어신호 발생부의 상세회로도이다.
도면의 주요부분에 대한 부호의 설명
30 : D-플립플롭 31, 33 : 제 1 및 제 2 인버터
32 : 낸드 게이트
본 발명에 따른 디엠에이 제어신호 발생회로의 특징은, 원-칩 콘트롤러에서 출력되는 리셋신호를 클리어단으로, 칩선택신호를 클럭단으로 입력하여 토글하는 플립플롭과, 플립플롭의 출력값을 반전 시키는 인버터와, 인버터의 출력값과 입·출력부의 데이타 요구신호를 입력단으로 하는 낸드 게이트와, 낸드 게이트의 출력값을 반전 시키는 인버터를 구비하여 포함하여 DMA 동작 수행시에 입·출력부의 오동작을 방지하고, 전체회로를 간단하게 구현 하는데 있다.
이하, 본 발명에 따른 디엠에이 제어신호 발생회로의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 3은 본 발명에 따른 DMA 제어신호 발생부의 상세회로도이다.
도 3를 참조하면, 본 발명에 따른 DMA 제어신호 발생회로는 DMA콘트롤 기능을 내장하고 있는 원-칩 콘트롤러(미도시)에서 출력되는 리셋신호(
Figure pat00043
)를 클리어 신호로 입력받고, 칩선택신호(
Figure pat00044
)를 클럭 입력으로 해서 비반전 값을 출력하는 D플립플롭(30)과, 상기 D플립플롭(30)의 출력값(Q)을 반전시켜주는 인버터(31)와, 인버터(31)의 출력과 입·출력부(미도시)의 데이터 요구신호(DRQ)를 입력받아 입·출력부의 DMA 제어신호 단자(
Figure pat00045
)로 출력하는 낸드 게이트(32)와, 낸드 게이트(32)의 출력값을 반전시켜 입·출력부의 칩선택단자(
Figure pat00046
)로 출력하는 인버터(33)로 구성된다.
이와 같이 구성된 본 발명에 따른 DMA 제어신호 발생회로의 동작을 도 1를 참조하여 설명하면 다음과 같다.
입·출력부의 파라메터 레지스터 모드 설정의 경우, D플립플롭(30)은 원-칩 콘트롤러에서 출력되는 리셋신호(
Figure pat00047
)를 클리어 신호로 입력받고, 칩선택신호(
Figure pat00048
)를 클럭 입력으로 해서 비반전 값을 인버터(31)로 출력한다.
상기 인버터(31)를 통해 인버터된 값과 입·출력부의 데이터 요구신호(DRQ)를 입력값으로 입력받은 낸드 게이트(32)는 파라메터 레지스터 모드 설정의 경우, 데이터 요구신호 값은 로우로 되기 때문에 낸드 게이트(32)의 출력값은 하이가 된다.
따라서, 인버터(31)를 통한 상기 입·출력부의 칩선택단자(
Figure pat00049
)만 동작되고, 입·출력부의 DMA 제어신호 단자(
Figure pat00050
)는 하이 값이 들어가 동작되지 않는다.
또한, DMA 동작시에는 D플립플롭(30)에서 출력된 값의 인버터된 값과 DMA 동작모드이기 때문에 데이터 요구신호의 하이 값이 낸드 게이트(32)로 들어간다.
상기 낸드 게이트(32)에서 출력되는 값은 로우이기 때문에 입·출력부의 칩선택단자(
Figure pat00051
)는 동작 되지않고, 입·출력부의 DMA 제어신호 단자(
Figure pat00052
)만 동작된다.
따라서, 이러한 회로도를 구성하여 파라메터 레지스터 설정시와 DMA 동작시를 정확히 구분함으로써 입·출력부의 오동작을 방지할 수 있다.
본 발명에 따른 DMA 제어신호 발생회로는 하나의 플립/플롭만으로도 파라메터 레지스터 설정시와 DMA 동작시를 정확히 구분시킬 수 있으므로 종래 기술에 비해 구성을 간략화할 수 있고, 그에 따른 칩 사이즈 및 코스트를 절감시키는 효과가 있다.

Claims (1)

  1. 원-칩 콘트롤러 및 입·출력부를 채용한 장치에 있어서,
    상기 원-칩 콘트롤러에서 출력되는 리셋신호 및 칩선택신호를 클럭으로 입력하여 토글하는 플롭플롭과;
    상기 플립플롭에서 출력되는 출력값을 반전시키는 인버터와;
    상기 인버터의 출력값과 입·출력부의 데이터 요구신호를 인가받아 DMA 제어신호 단자로 출력하는 낸드 게이트와;
    상기 낸드 게이트에서 출력되는 출력값을 반전시켜 입·출력부의 칩선택단자로 출력하는 인버터를 포함하여 구성됨 특징으로 하는 디엠에이 제어신호 발생회로.
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